JPH03262064A - システムバスを用いたデータ転送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 ＣＰＵモジュール及び入出力制御モジュールがシステム
バスによって結合されているコンピュータ・システムに
おいて、上記システムバスを用いて上記ＣＰＵモジュー
ルと上記入出力制御モジュール間で上記システムバスを
介してデータ転送を行う際のデータ転送方式に関し、 システムバスを用いたＤＭＡ転送を行う専用のモジュー
ルを別個に設け、システムバスを介した上記ＣＰＵモジ
ュールとＩＯＣモジュール間のデータ転送をその専用モ
ジュールのみが管理するようにすることにより、上記Ｃ
ＰＵモジュール内のシステムバス・インタフェース及び
ＩＯＣモジュール（人出力ＩＩＪ御モジュール）内のシ
ステムバス・インタフェース並びに上記システムバスと
内部バス間のＤＭＡコントローラを不用にすると共に、
システムバスの使用権の優先制御を不要として、システ
ムバスを介するデータ転送を制御する回路（ハードウェ
ア）を簡略化して、システムの全体消費電力の低減化を
可能にすると共に、システムバス上でのデータ転送エラ
ー発生時のトラブル・シューテイングも容易に行えるコ
ンピュータ・システムにおけるシステムバスを用いたデ
ータ転送方式を提供することを目的とし、 ＣＰＵモジュール、入出力制御モジュールがシステムバ
スによって結合され、該システムバス及び上記入出力制
御モジュールを介して前記ＣＰＵモジュールと入出力装
置間のデータ転送を行う、コンピュータ・システムにお
けるシステムバスを用いたデータ転送方式において、少
なくともマイクロプロセッサ及びそのマイクロプロセッ
サのバスと結合された前記システムバスによりアクセス
可能なメモリを有するＣＰＵモジュールと、少な（とも
マイクロプロセッサ、及びそのマイクロプロセッサのバ
スと結合された前記システムバスによりアクセス可能な
メモリ、及び入出力インタフェースを有する入出力制御
モジュールと、少なくともマイクロプロセッサ、そのマ
イクロプロセッサのバスに結合されたＤＭＡコントロー
ラ、バス・インタフェース、及びメモリを有するシステ
ムバス転送制御モジュールとを有し、前記システムバス
制御モジュール内のマイクロプロセッサのバスは、前記
バス・インタフェースを介して前記システムバスと等価
なハスとなっており、前記システムバス制御モジュール
のマイクロプロセッサは、前記ＣＰＵモジュールまたは
前記入出力制御モジュールの各モジュール内のメモリか
らシステムバスを介するデータ転送を要求するコマンド
を読み出した場合には、前記システム制御モジュール内
のＤＭＡコントローラを制御して、前記ＣＰＵモジュー
ルと前記入出力制御モジュール間のデータ転送をＤＭＡ
転送により行うように構成する。

〔産業上の利用分野〕

本発明は、ＣＰＵモジュール及び入出力制御モジュール
がシステムバスによって結合されているコンピュータ・
システムにおいて、上記システムバスを用いて上記ＣＰ
Ｕモジュールと上記入出力制御モジュール間で上記シス
テムバスを介してデータ転送を行う際のデータ転送方式
に関する。

〔従来の技術〕

コンピュータ・システム（電子計ｘｉシステム）では、
メモリとＩ１０装置（入出力機器）間、メモリとメモリ
の間で頻繁にデータ転送が行われるが、このデータ転送
を高速で行う場合、ＤＭＡコントローラを用いたＤＭＡ
転送が行われている。

第８図は、上記ＤＭＡ転送を行う従来のコンピュータ・
システムのシステム構成の一例を示す図である。

同図において、−点鎖線で囲まれたブロックは、コンピ
ュータ１０の内部構成を示すブロックである。コンピュ
ータ１０は、マイクロプロセッサ１１と、そのマイクロ
プロセッサ１１に内部バス１２を介して接続されたメモ
リ１３、プログラム等が格納されているＲＯＭ　（リー
ド・オンリ・メモリ）、割り込みコントローラ、タイマ
等から成る回路１４及び複数の■０インタフェース（入
出力インタフェース）　１５−＋、　　１５−ｚ、　　
・・・１５（。は任意の自然数）、さらにマイクロプロ
セッサ１１及び内部バス１２とに接続されたＤＭＡコン
トローラ１６とから成っている。

上記ＩＯゼインフェース１５−＋、　　１５−２．　　
・・・１５−ｎには、外部の１０装Ｗ（入出力機器）２
０−＋、２０−ｚ、　　・・−２０−ｎが接続されてい
る。

上記コンピュータシステムにおいて、コンピュータ１０
内のメモリ１３とＩＯ装置２０−１．２０−２゜・・・
２０−７との間のデータ転送は、ＤＭＡコントローラ１
６がマイクロプロセッサ１１から内部バス１２の使用権
を獲得して、メモリ１３からデータを読み出して、その
読み出したデータを内部バス１２及び■０インタフェー
ス１５−＋、　　１５−ｚ。

・・・１５−ｎを介してＩＯ装Ｗ　２０−＋、　　２０
−ｚ。

・・・２０．、ｆｉに転送することにより行われる（Ｄ
ＭＡ転送）。

この場合、内部バスエ２がマイクロプロセッサ１１とＤ
ＭＡコントローラ１６とで共用されているため、ＤＭＡ
コントローラ１６が上記ＤＭＡ転送を行っている間、マ
イクロプロセッサ１２のデータ処理が中断され、プログ
ラム実行による処理効率が低下する。

したがって、このようなシステムは、マイクロプロセッ
サ１１のデータ処理速度が遅いシステムにのみ用いられ
、高速のデータ処理が必要とされるシステムには不適当
である。

次に第９図は、より高速なデータ処理に適した従来のコ
ンピュータシステムのシステム構成図である。

同図において、３０はＣＰＵモジュール４０−＋。

４０−ｚ、４０−３は、ＩＯＣモジュール（入出力制御
モジュール）であり、ＣＰＵモジュール３０と１０Ｃモ
ジユール４０−＋、　　４０−ｚ、　　４０−３は、シ
ステムバス５０を介して相互に接続されている。

また、上記ＩＯＣモジュール４０−１．４０−ｚ、４０
−３には、それぞれＩＯ装装置入出力装置）５０．。

５０−２．５０−３が接続されている。

ＣＰＵモジュール３０は、マイクロプロセッサ３１と、
そのマイクロプロセッサ３１に内部バス３２を介して接
続されたＲＯＭ、割り込みコントーラ、及びタイマ等か
ら成る回路３３．２系統の入出力端子を有する２ポート
メモリ（デュアル・ポート・メモリ）３４、上記内部バ
ス３２と上記システムバス５０間のチャネルとなるシス
テムバス・インタフェース３５とから成っている。

また、ＩＯＣモジュール（入出力制御モジュール）４０
−Ｉは、マイクロプロセッサ４工、そのマイクロプロセ
ッサ４１と内部バス４２を介して接続されたプログラム
を格納するＲＯＭ、割り込みコントローラ、及びタイマ
等がら成る回路４３．２ポートメモリ（デュアル・ボー
ト・メモリ）４４、上記内部バス４２と上記システムパ
ス５ｏ間のチャネルとなるシステムバス・インタフェー
ス４５、上記内部バス４２と１０装Ｗ（入出力機器）６
０間のチャネルであるＩＯゼインフェース４６、上記内
部バス４２と上記システムバス・インタフエース４５と
を介して上記ＣＰＵモジュール３０とＩＯＣモジュール
４０間のＤＭＡ転送を行うＤＭＡコントローラ４７、及
び上記内部バス４２と上記■０インタフェース４６を介
してＩＯＣモジュール４０と１０装置６０間のＤＭＡ転
送を行うＤＭＡコントローラ４８とから成っている。

他のＩＯＣモジュール４０−２．４０−３も、上記１０
Ｃモジュール４０−１と同様な構成と成っている。

上記コンピュータシステムにおいて、ＣＰＵモジュール
３０内の２ポートメモリ３４からＩＯ装置６０へのデー
タ転送は、次のような手順で行われる。

■　まず、マイクロプロセッサ３１は、システムバス・
インタフェース３５、システムバス５０を介して、ＩＯ
Ｃモジュール４０の２ポートメモ１Ｊ４４ヘデータ転送
を指示するコマンド情報を書き込む。

第１０図に、上記２ポートメモリ４４に書き込まれる上
記コマンド情報のフォーマット（形式）同図に示すよう
に、上記コマンド情報は、２ポートメモリ３４に格納さ
れている転送データの先頭アドレス、転送先１０装置６
０の先頭アドレス、転送バイト数（転送データの総バイ
ト数）、２ポートメモリ３４内の上記コマンドに対する
応答情報を書き込むべき応答先アドレス、及び転送方向
を指定する転送方向指示データのいずれも２バイト構成
の５個のデータから成っている。これらの５個のデータ
は、２ポートメモリ４４のシステムバスアドレス〔α＋
０〕〜〔α＋９〕　（内部バスアドレス〔β＋０〕〜〔
β＋９））のコマンド領域に書き込まれる。また、２ポ
ートメモリ３４の上記コマンド領域以降の領域は、転送
データを格納するデータバッファ領域と成っている。

■　続いて、ＩＯＣモジュール４０内の割り込みコント
ローラを介して、ＩＯＣモジュール４００マイクロ・プ
ロセッサ４１に対し、そのモジュール４０内の２ポート
メモリ４４のコマンド領域に上記コマンド情報の書き込
みが行われた旨が、割り込みにより通知される。

■　上記割り込みが加わると、マイクロプロセッサ４１
は２ポートメモリ４４のコマンド領域から、上記コマン
ド情報を読み出し、ＤＭＡコントローラ４７内の所定の
レジスタに上記転送データの先頭アドレス、転送バイト
数等をセットし、続けてＤＭＡコントローラ４７を起動
する。ＤＭＡコントローラ４７は、上記内蔵レジスタ内
に格納されている転送情報に基づいて、ＣＰＵモジュー
ル３０内の２ポートメモリ３４に格納されている転送デ
ータを、システムバス５０、システムバス・インタフェ
ース４５、及び内部バス４２を介して、２ポートメモリ
４４の当該領域へ転送する。

■　次に、マイクロプロセッサ４１は、第１０図に示す
２ポートメモリ４４のコマンド領域に格納されている転
送先ＩＯ装装置先頭アドレスと転送バイト数を読み出し
て、それらのデータを内部バス４２を介してＤＭＡコン
トローラ４８内の所定レジスタに書き込む、そして、Ｄ
ＭＡコントローラ４８を起動させ、ＤＭＡコントローラ
４８により２ポートメモリ４４に格納されている転送デ
ータをＩＯインタフェース４６を介してＩＯ装置６０の
当該アドレス（上記コマンド情報の転送先１０装置の先
頭アドレスで指示される領域）に転送させる。

■　上記データ転送が終了すると、マイクロプロセッサ
４１は再びＤＭＡコントローラ４７を起動して、ＤＭＡ
コントローラ４７により２ポートメモリ４４に格納され
ているデータ転送終了のステータス情報を、システムバ
ス・インタフェース４５、及びシステムバス５０を介し
てＣＰＵモジュール３０内の第１０図に示す２ポートメ
モリ３４の上記コマンドへの応答先アドレスへ転送する
。

■　上記ステータス情報の２ポートメモリ３４への書き
込みが終了すると、そのステータス情報の書き込みが行
われた旨が回路３３内の前記割り込みコントローラを介
して、マイクロプロセッサ３１に割り込みにより通知さ
れる。

上記割り込みが加わると、マイクロプロセッサ３１は２
ポートメモリ３４から上記データ転送終了のステータス
情報を読み出し、上記ＣＰＵモジュール３０内の２ポー
トメモリ３４から■０装置６０へのデータ転送が正常に
行われたか否かを判別する。

一方、ＩＯ装置６０からＣＰＵモジュール３０内の２ポ
ートメモリ３４へのデータ転送は、上記ＣＰＵモジュー
ル３０からＩＯ装置６０へのデータ転送の場合とは逆に
、まず、■０モジュール４０内のＤＭＡコントローラ４
７の制御により、■０インタフェース４６を介して１０
装置６０から１０Ｃモジユール４０内の２ポートメモリ
４４ヘデータ転送が行われ、次にＩＯＣモジュール４０
内のＤＭＡコントローラ４７の制御により、システムバ
ス・インタフェース４５を介してＩＯＣモジュール４０
内の２ポートメモリ４４からＣＰＵモジュール３０内の
２ポートメモリ３４へのデータ転送が行われる。

このように、第９図に示すコンピュータ・システムでは
、ＣＰＵモジュール３０内の内部バス２３２とシステム
バス５０とが完全に分離されているので、ＩＯＣモジュ
ール４０とＩＯ装置６０間でデータ転送が行われている
間、ＣＰＵモジュール３０内のマイクロプロセッサ３１
は２ポートメモリ３４ヘアクセスすることができる。し
たがって、前述した第８図に示すコンピュータ・システ
ムよりも高性能のシステムを実現できる。

〔発明が解決しようとする課題〕

しかしながら、上述した第９図に示すコンピュータシス
テムは、以下のような欠点を有している。

まず、各モジュールがシステムバス５０を共用している
ため、そのシステムバス５０の使用権の優先制御が必要
となり、各モジュール内のシステムバス・インタフェー
ス３５．４５の回路構成が複雑となる。このため、シス
テムバス・インタフェース３５．４５のハードウェア価
格が高くなる。

また、ＤＭＡコントローラ４７．４８の２つのＤＭＡコ
ントーラが各１０Ｃモジユール６０内に必要となり、こ
れもシステムのハードウェア価格の上昇の要因となる。

さらに、ＣＰＵモジュール３０、ＩＯＣモジュール４０
の各モジュールのシステムバス・インタフェース３５．
４５には、システムバス５０を高速で歪みなくドライブ
するためのバスドライバが必要であり、これがシステム
の消費電力を増大させる。また、上記各モジュールが時
分割で１つのシステムバス５０をｆｌＪしているため、
システムバス５０でデータ転送を行っているときにデー
タ転送エラーが発生した場合、そのトラブ７Ｌ／−シュ
ーテイング（ｔｒｏｕｂｌｅ　ｓｈｏｏｔｉｎｇ）が非
常に困難になるという欠点を有している。

本発明は、システムバスを用いたＤＭＡ転送を行う専用
のモジュールを別個に設け、システムバスを介した上記
ＣＰＵモジュールとＩＯＣモジュール間のデータ転送を
その専用モジュールのみが管理するようにすることによ
り、上記ＣＰＵモジュール内のシステムバス・インタフ
ェース及びＩＯＣモジュール（入出力制御モジュール）
内のシステムバス・インタフェース並びに上記システム
バスと内部バス間のＤＭＡコントローラを不用にすると
共に、システムバスの使用権の優先制御を不用として、
システムバスを介するデータ転送を制御する回路（ハー
ドウェア）を簡略化して、システム全体の消費電力の低
減化を可能にすると共に、システムバス上でのデータ転
送エラー発生時のトラブル・シューテイングも容易に行
えるコンピュータ・システムにおけるシステムバス上た
データ転送方式を提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理説明図である。

図中、１はＣＰＵモジュールであり、少なくともマイク
ロプロセッサｌａ、そのマイクロプロセッサ１ａのバス
１ｂに結合されたメモリ１ｃから成る。

また、２は入出力制御モジュールであり、少なくともマ
イクロプロセッサ２ａ、そのマイクロプロセッサ２ａの
バス２ｂに結合されたメモリ２ｃ。

及び入出力インタフェース２ｄから成る。

さらに３は、上記ＣＰＵモジュール１、上記入出力制御
モジュール２及び後述するシステムバス転送制御モジュ
ール４を結合するシステムバスである。

４は、システムバス転送制御モジュールであり、少なく
ともマイクロプロセッサ４ａ、そのマイクロプロセッサ
４ａのバス４ｂに結合されたＤＭＡコントローラ４ｃ、
バス・インタフェース４ｄ。

及びメモリ４ｅから成る。上記バス・インタフェース４
ｄは、上記マイクロプロセッサ４ａのバス４ｂと上記シ
ステムバス３間のインタフェースであり、このバス・イ
ンタフェース４ｄを介することにより、マイクロプロセ
ッサ４ａのバス４ｂが前記システムバス３と等価なバス
となっている。

すなわち、バス転送制御モジュール４内のマイクロプロ
セッサ４ａは、バス４ｂ、バス・インタフェース４ｂ及
びシステムバス３を介して、ＣＰＵモジュール１及び入
出力制御モジュール２内のそれぞれのメモリ１ｃ、メモ
リ２Ｃを自由にアクセスできる。また、システムバス転
送制御モジュール４内のＤＭＡコントローラ４ｃも、バ
ス４ｂ。

バス・インタフェース４ｄ及びシステムバス３を介して
ＣＰＵモジュール１のメモリ１ｃと入出力制御モジュー
ル２のメモリ２０間のＤＭＡ転送を行うことが可能とな
っている。

また、上記入出力制御モジュール２は、請求項２記載の
ように、そのモジュール（２）内のマイクロプロセッサ
２ａのバス２ｂ及び入出力インタフェース２ｄとに結合
されたＤＭＡコントローラ２ｅを有してもよい。

サラに、前記ＣＰＵモジュール１のメモリ１ｃ、及び前
記入出力制御モジュール２のメモリ２Ｃは、好ましくは
例えば請求項３記載のように２ポートメモリであること
が望ましい。

さらに、前記システムバス制御モジュール４は、例えば
請求項４記載のように、そのモジュール４内のマイクロ
プロセッサ４ａのバス４ｂに結合された、通信インタフ
ェース４ｆを有してもよい。

上記通信インタフェース４ｆは、例えばコンソール・デ
イスプレィに接続されるシリアル通信インタフェース、
又はプリンタに接続されるセントロニクス仕様のパラレ
ル通信インタフェース等である。

〔作　　　用〕 本発明では、ＣＰＵモジュール１が、入出力制御モジュ
ール２を介して、外部の入出力装置にデータ転送を行う
場合、まず自モジュール１のメモリ１ｃに入出力制御モ
ジュール２に転送すべきデータを指示するシステムバス
転送制御モジュール４用のコマンド情報、及び外部の入
出力装置へ転送すべきデータ情報を示す入出力制御モジ
ュール２に対するコマンド情報、及び転送すべきデータ
を書き込む。

システムバス転送制御モジュール４のマイクロプロセッ
サ４ａは、バス４ｂ、バス・インタフェース４ｄ及びシ
ステムバス３を介して、ＣＰＵモジュール１のメモリ１
ｃから前記システムバス転送制御モジュール４用のコマ
ンド情報を読み出し、そのコマンド情報に基づいてＤＭ
Ａコントローラ４ｃを起動させ、ＤＭＡコントローラ４
ｃによりＣＰＵモジュール１内のメモリ１ｃに記憶され
ている前記入出力制御モジュール２に対するコマンド情
報を、入出力制御モジュール２内のメモリ２ＣにＤＭＡ
転送する。

入出力制御モジュール２内のマイクロプロセッサ２ａは
、上記メモリ２ＣにＤＭＡ転送された前記入出力制御モ
ジュール２用のコマンドに基づいて、入出力インタフェ
ース２ｄを介し、外部の入出力装置にＣＰＵモジュール
１のメモリ２ａに格納されているＩＯ装装置転送すべき
データを転送する。この外部の入出力装置へのデータ転
送は、例えばＤＭＡコントローラ２ｅを用いることによ
り、より高速に行うことができる。

一方、外部の入出力装置からＣＰＵモジュール１ヘデー
タ転送する場合には、まずＣＰＵモジュール１がそのモ
ジュール１内のメモリ１ｃに、入出力制御モジュール２
に対する■０装置からのデータ転送を指示するづマント
とシステムバス転送制御モジュール４に対する上記デー
タ転送を指示するコマンドを入出力制御モジュール２内
のメモリ２Ｃに転送させるためのコマンド情報を書き込
む。

続いて、システムバス転送制御モジュール４のマイクロ
プロセッサ４ａは、ハス４ｂ、バス・インタフェース４
ｄ及びシステムバス３を介して、ＣＰＵモジュール１の
メモリ１ｃから上記システムバス転送制御モジュール２
に対するコマンド情報を読み出し、そのコマンド情報に
基づいてＤＭＡコントローラ４ｃを起動させ、そのＤＭ
Ａコントローラ４ｃにより、バス４ｂ、バス・インタフ
ェース４ｄ及びシステムバス３を介し、ＣＰＵモジュー
ル１のメモリ１ｃに格納されている前記入出力制御モジ
ュール２に対するコマンドを、入出力制御モジュール２
内のメモリ２ＣにＤＭＡ転送する。

入出力制御モジュール２は、上記メモリ２ＣにＤＭＡ転
送された前記コマンドに基づいて、当該入出力装置から
データを読み出し、メモリ２Ｃに書き込む。続いて、そ
の入出力装置から読み出したメモリ２Ｃ内のデータをＣ
ＰＵモジュール１に転送する旨を指示するシステムバス
転送制御モジュールに対するコマンド情報をメモリ２Ｃ
内の所定領域に書き込む。

次に、システムバス制御モジュール４のマイクロプロセ
ッサ４ａは、ハス４ｂ、ハス・インタフェース４ｄ及び
システムバス３を介し、入出力制御モジュール２のメモ
リ２Ｃから前記ＣＰＵモジュール１ヘデータ転送を行う
旨を指示する前記システムバス制御モジュール４に対す
るコマンド情報を読み出し、そのコマンド情報に基づい
て、ＤＭＡコントローラ４ｃを起動させ、入出力制御モ
ジュール２のメモリ２Ｃ内に格納されている入出力装置
から読み出したデータをＣＰＵモジュール１のメモリ１
ｃにＤＭＡ転送する。

このように、システムバス３を介して行われるＣＰＵモ
ジュール１と入出力制御モジュール２間のデータ転送は
、全てシステムバス制御モジュール４により管理される
。

したがって、従来必要であったシステムバスの使用権の
優先制御は不用となる。また、システムバス３のバス・
インタフェースは、システムバス制御モジュール４にの
み設ければ良いのでシステムの消費電力を低減できる。

さらに、システムバス３上でのデータ転送は、全てシス
テムバス制御モジュール４により管理されるので、シス
テムバス３上でデータ転送エラーが発生した際のトラブ
ル・シューテイングが容易になる。

また、システムバス転送制御モジュール４のバス４ｂに
通信インタフェース４ｆを接続するようにし、その通信
インタフェース４ｆにコンソール・デイスプレィやプリ
ンタ等を接続するようにすれば、マイクロプロセッサ４
ａの制御により各モジュール１，２．４内のメモリ１ｃ
、２ｃ、４ｃの内容を表示又は印字出力することが可能
となる。

したがって、この場合、システム全体のトラブル・シュ
ーテイングを容易に行うことができる。

〔実　　施　　例〕

以下、図面を参照しながら本発明の詳細な説明を行う。

（構　　成） 第２図は、本発明に係る一実施例のコンピュータ・シス
テムの構成を示すブロック図である。

同図において、前述した第９図に示す従来のコンピュー
タ・システムと同一のブロックには同一の符号を記して
おり、詳しい説明は省略する。

同図に示すように、本実施例においては、ＣＰＵモジュ
ール１３０が、従来のＣＰＵモジュール３０からシステ
ムバス・インタフェース３５　ヲ削除した構成となって
おり、またＩＯＣモジュール（入出力制御モジュール）
１４０　（１４０−＋、１４０−２．　１４０−３）が
、従来のＩＯＣモジュール４０′からシステムバスイン
タフェース４５及びＤＭＡコントローラ４７を削除した
構成と成っている。そして、新たにＢＴＲＣモジュール
（シテムバス転送制御モジュール）１１０が、システム
バス５０に結合されている。

第３図に、上記ＢＴＲＣモジュール１１０のブロック構
成を示す。

同図において、マイクロプロセッサ１１１はモジュール
全体の制御を行っており、そのマイクロプロセッサ１１
１には内部バス１１２を介して、バストランシーバ１１
３、ＲＡＭ（ランダム・アクセス・メモリ）等から成る
メモリ１１４、ＲＯＭ（リード・オンリ・メモリ）、割
り込みコントローラ、タイマ等から成る回路１１５、さ
らにはＤＭＡコントローラ１１６が接続されている。

また、ＤＭＡコントローラ１１６は上記内部バス１１２
以外にバス使用要求、バス使用許可等の信号線から成る
制御信号線群１１７でマイクロプロセッサ１１１に接続
されている。

上記構成において、マイクロプロセッサ１１１とＤＭＡ
コントローラ１１６は上記内部バス１１２を共用してお
り、互いに排他的にその内部バスを使用する。

また、パストランシーバ１１３は、上記内部バス１１２
と上記システムバス５０間のインタフェースとなってお
り、上記内部バス１１２と上記システムバス５０間での
データの送受信制御を行う。

すなわち、システムバス５０とＢＴＲＣモジュール１１
０の内部バス１１２は、パストランシーバ１１３により
結合されており、実質的に等価なバスとなっている。

このため、ＢＴＲＣモジュール１１０内のマイクロプロ
セッサ１１１は、パストランシーバ１１３及びシステム
バス５０を介して、ＣＰＵモジュール１３０内の２ポー
トメモリ３４並びにＩＯＣモジュール１４０内の２ポー
トメモリ４４を通常の命令でアクセスできる。また、Ｂ
ＴＲＣモジュール１１０内のＤＭＡコントローラ１１６
も、上記マイクロプロセッサ１１１と同様に通常の制御
により、パストランシーバ１１３及びシステムバス５０
を介して、ＣＰＵモジュール１３０内の２ポートメモリ
３４とＩＯＣモジュール１４０内の２ボ一トメモリ４４
間でのデータのＤＭＡ転送を制御することができる。

（動　　作） 次に、上記構成の実施例の動作を説明する。

■　まず、ＣＰＵモジュール１３０内のマイクロプロセ
ッサ３１は、内部バス３２を介して、第４図に示す２ポ
ートメモリ３４内のＢＴＲＣモジュール１１０へのコマ
ンド領域、ＩＯＣモジュール１４０へのコマンド領域、
及びＩＯＣモジュール１４０への転送データ領域に、そ
れぞれＢＴＲＣモジュール１１０に対するコマンド情報
、１０Ｃモジユール１４０に対するコマンド情報、及び
ＩＯＣモジュール１４０への転送データを書き込む。

上記ＢＴＲＣモジュール１１０に対するコマンド情報は
、下記の４個の情報から成っている。

ＳＡＡ・・・ＩＯＣモジュール１４０に転送するデータ
が格納されているメモリ ３４内の領域の先頭アドレスを示 す情報。

ＤＡＡ・・・データ転送先であるＩＯＣモジュール１４
０内の２ポートメモリ４ ４の転送領域の先頭アドレス。

ＢＣＡ・・・上記転送先ＩＯＣモジュール１４０に転送
するデータの総バイト数。

ＣＭＤＡ・・ＢＴＲＣモジュール１１０に対するコマン
ド。

上記情報ＳＡＡ、ＤＡＡ、ＢＣＡ及びＣＭＤＡの各情報
はいずれも１ワード（２バイト）構成である。

次に、上記情報ＣＭＤＡのフォーマット（形式）を第５
図に示す。

同図に示すように、情報ＣＭＤＡの１６ビツトの内、使
用されるのは第０ビツト（ＬＳＢ）から第７ビツトまで
の応答情報Ｓ、第１４ビツトの転送方向指定フラグＷ、
及び第１５ビツト（ＭＳＢ）の有効フラグである。

上記応答情報Ｓ、フラグＣ９Ｗの機能は以下のようにな
っている。

Ｃ・・・上記第４図に示すＢＴＲＣモジュール１１０へ
のコマンド領域内のコマンド 情報が、有効であるか否かを示すフラ グであり、「１」であれば有効、「０」であれば無効で
ある。書き込みは、Ｃ ＰＵモジュール１３０が行う。

Ｗ・・・データの転送方向を示すフラグであり、「１ｊ
であればＣＰＵモジュール１３ ０からＩＯＣモジュール１４０ヘデー タ転送を行うことを示す。

Ｓ・・・ＢＴＲＣモジュール１１０に対して行われたコ
マンドに対する応答メツセー ジであり、上記コマンドの実行が正常 終了したか否かを示すステータス情報。

ＢＴＲＣモジュール１１０が書き込み を行う。

■　ＢＴＲＣモジュール１１０のマイクロプロセッサ１
１１は、定周期で、内部バス１１２、バストランシーバ
１１３及びシステムバス５ｏを介して、ＣＰＵモジュー
ル１３０の２ポートメモリ３４内の上記第４図に示すＢ
ＴＲＣモジュール１１０へのコマンド領域内の前記コマ
ンドＣＭＤＡの読み出しを行っており、そのコマンＦ″
ＣＭＤＡのフラグＣが　「１」にセットされているか否
かを検出する。そして、そのフラグＣが「１」にセット
されていれば、上記ＢＴＲＣモジュール１１０へのコマ
ンド領域に書き込まれているコマンド情報が有効である
と判別し、そのコマンド情報をシステムバス５０、パス
トランシーバ１１３及び内部バス１１２を介して、ＣＰ
Ｕモジュール１３０の２ポートメモリ３４から読み出し
、自モジュール１１０内のメモリ１１４の所定領域に書
き込む。尚、ＣＰＵモジュール１３０の２ポートメモリ
３４のＢＴＲＣへのコマンド領域の先頭アドレスα（第
４図参照）は、システム立ち上げ時に、ＢＴＲＣモジュ
ール１１０内のメモリ１１４等に設定される。

■　続いて、マイクロプロセッサ１１１は、メモリ１１
４に読み込んだＢＴＲＣモジュール１１０に対するコマ
ンド情報に基づいて、ＤＭＡコントローラ１１６内の転
送先アドレスレジスタ、バイトカウントレジスタに、そ
れぞれＩＯＣモジュール１４０に転送する転送データの
格納域の先頭アドレスＳＡＡ、その転送データの総バイ
ト数ＢＣＡを書き込む。また、ＤＭＡコントローラ１６
内の転送先アドレスレジスタには、第４図に示すメモリ
１１４のｌ０ＣＡのコマンド領域の先頭アドレスＳＡＡ
を書き込む。そして、ＤＭＡコントローラ１１６を起動
し、内部バス１１２の使用権をＤＭＡコントローラ１１
６に明゛け渡す。

■　次にＤＭＡコントローラ１１６は、内部バス１１２
、パストランシーバ１１３及びシステムバス５０を介し
て、ＣＰＵモジュール１３０の２ポートメモリ３４のシ
ステムアドレスＳＡＡ　（第４図参照）以降に格納され
ているＩＯＣモジュール１４０への転送データを、ＩＯ
Ｃモジュール１３０の２ポートメモリ４４の前記コマン
ド情報により指定されたアドレスＤＡＡ以降の領域に転
送する。

■　続いて、ＤＭＡコントローラ１１６は、全ての転送
データをＩＯＣモジュール１４０の２ポートメモリ４４
へ転送すると、マイクロプロセッサ９１に対し内部バス
１１２の使用権を明は渡し、マイクロプロセッサ９１ヘ
データ転送が終了した旨の割り込みを通知する。マイク
ロプロセッサ９１は、上記割り込みが加わると、内部バ
ス１１２、パストランシーバ１１３及びシステムバス５
０を介して、ＣＰＵモジュール１３０の２ポートメモリ
３４のＢＴＲＣへのコマンド領域内のコマンドＣＭＤＡ
のステータスＳに終了ステータス（正常終了又はエラー
終了）を書き込むと共に、フラグＣを「０」にリセット
する。

■　次にＢＴＲＣモジュール１１０のマイクロプロセッ
サ１１１は、上記コマンドＣＭＤＡの書き込みを終了す
ると、ＣＰｔＪモジュール１３０のマイクロプロセッサ
３１に対し、データ転送終了の割り込みを通知する。Ｃ
ＰＵモジュール１３００マイクロプロセツサ３１は上記
割り込みが加わると、２ポートメモリ３４のコマンドＣ
ＭＤＡを読み出し、そのコマンドＣＭＤＡのステータス
Ｓを参照して上記ＣＰＵモジュール１３０がら１゜Ｃモ
ジュール１４０へのデータ転送が正常に終了したか否か
を判別する。

■　また、ＢＴＲＣモジュール１１０のマイクロプロセ
ッサ１１１は、ＩＯ，Ｃモジュール１４０のマイクロプ
ロセッサ４１に、２ポートメモリ４４に■０装Ｗ６０に
転送するデータが書き込まれた旨を割り込みにより通知
する。ＩＯＣモジュール１４０のマイクロプロセッサ４
１は、上記割り込みが加わると、２ポートメモリ４４か
らＩＯＣモジュール１４０に対するコマンド情報を読み
出す。

ＩＯＣモジュール１４０に対するコマンド情報は、第４
図に示すように、ＴＡＡ、ＴＢＮ、ＴＣＡ及びＩＷの４
種類の情報から成っている。上記ＴＡＡ、ＴＢＮ、ＴＣ
Ａ及びＩＷの情報の機能は以下に示すように成っている
。

ＴＡＡ・・・■０装置６０のデータ転送先の先頭アドレ
ス。

ＴＢＮ・・・■０装置６０に転送するデータの総バイト
数。

ＴＣＡ・・・データ転送終了時に、ＰＵモジュール１３
０に通知するコマンドに 対する応答情報のＣＰＵモジュー ル１３０内の２ポートメモリ３４ への書き込みアドレス。

ＩＷ・・・・データの転送方向を示すフラグであり、「
１」であればＣＰＵモジ ュール１３０から■０装置６０へ の転送、「０」であれば■０装置 ６０からＣＰＵモジュール１３０ への転送を示す。

ＩＯモジュール１４０のマイクロプロセッサ４１は、２
ポートメモリ４４から上記コマンド情報を読み出し、転
送方向指定ＩＷが「１」、すなわちＣＰＵモジュール１
３０からＩＯＣモジュール１４０へと成っていると判別
すると、ＤＭＡコントローラ４８内のアドレスレジスタ
、バイトカウントレジスタに上記コマンド情報のｌ０Ｗ
Ｉ６０のデータの転送先の先頭アドレスＴＡＡ、転送バ
イト数ＴＢＮをセットし、ＤＭＡコントローラ４８を起
動する。これにより、ＤＭＡコントローラ４８は、ＩＯ
ゼインフェース４６を介して２ポートメモリ４４に格納
されているバイト数ＴＢＮのデータを■０装置６０へ転
送する。

■　そして、ＤＭＡコントローラ４８は、■０装置６０
に対するデータ転送を全て終了すると、マイクロプロセ
ッサ４１に対しデータ転送終了の割り込みを通知する。

これにより、マイクロプロセッサ４１は、第６図に示す
情報を２ポートメモリ４４に書き込む。

同図に示すように、２ポートメモリ４４に書き込まれる
情報は、ＢＴＲＣモジュール１１０に対するコマンド情
報（ＳＡＡ、ＤＡＢＸＢＣＢ、ＣＭＤＢ）及びＣＰＵモ
ジュール１３０のＩＯＣモジュール１４０に対するコマ
ンドに対する応答情報、すなわちＣＰＵモジュール１３
０から■０装置６０へのデータ転送が正常に終了したか
否かを示すステータスである。

上記ＢＴＲＣモジュール１１０に対するコマンド情報は
、第６図に示すようにＣＰＵモジュール１３０に転送す
る転送データの先導アドレスＳＡＢ、上記転送データの
転送先の先頭アドレスＤＡＢ　（ＣＰＵモジュール１３
０の２ポートメモリ３４の上記転送データの転送先頭ア
ドレス）、ＣＰＵモジュール１３０の２ポートメモリ３
４に転送する上記転送データのバイト数ＢＣＢ、及びＢ
ＴＲＣモジュール１１０に対するコマンドＣＭＤＢとか
ら成っている。

上記転送データの先頭アドレスＳＡＢ、転送先の先頭ア
ドレスＤＡＢ、転送データのバイト数ＢＣＢ、及びＢＴ
ＲＣモジュール１１０に対するコマンドＣＭＤＢはいず
れも１ワード（２ハイド）構成ののデータであり、２ポ
ートメモリ４４のシステムバスアドレスβ以降の連続す
る４ワード領域であるＢ　、Ｔ　ＲＣモジュール１１０
に対するコマンド領域に書き込まれる。また、上記２ポ
ートメモリ４４の転送データの先頭アドレスＳＡＢには
、この場合、第６図に示すようにＣＰＵモジュール１３
０により要求されたＩＯＣモジュール１４０に対するコ
マンド（ＣＰＵモジュール１３０からＩＯ装置６０への
データ転送命令）の実行結果（ステータス）のみが書き
込まれる。また、上記コマンドＣＭＤＢは第５図に示す
前記コマンドＣＭＤＡと同様なフォーマットと成ってい
る。

尚、ＩＯＣモジュール１４０の２ポートメモリ４４内の
上記ＢＴＲＣモジュール１１０に対するコマンド領域の
先頭アドレスβは、システム立ち上げ時に、ＢＴＲＣモ
ジュール１１０に通知され、ＢＴＲＣモジュール１１０
内のメモリ１１４０所定領域に記憶される。

１０Ｃモジユール１４０内のマイクロプロセッサ４１は
、ＩＯ装置６０に対するデータ転送が終了すると、２ポ
ートメモリ４４のＢＴＲＣモジュール１１０に対するコ
マンド領域であるシステムバスアドレスβ〜β＋７にＢ
ＴＲＣモジュール１１０に対するコマンド情報を、シス
テムバスアドレスＳＡＢ〜ＳＡＢ＋１に、ＩＯＣモジュ
ール１４０に対するコマンドに対する応答情報であるＩ
Ｏ装置６０に対するデータ転送の実行結果を示すステー
タスを書き込む。続いて、２ポートメモリ４４のシステ
ムアドレスバスβ＋６〜β＋７に格納されるＢＴＲＣモ
ジュール１１０に対するコマンドＣＭＤＢの第１５ビツ
ト（ＭＳＢ）のフラグＣを「１」に、第１４ビツトのフ
ラグＷをＩＯＣモジュール１４０からＣＰＵモジュール
１３０への転送方向を示す「０」にセットする。

■　ＢＴＲＣモジュール１２００マイクロプロセッサ１
１１は、上記コマンドＣＭＤＢのフラグＣが「ｌ」にセ
ットされていることを検知すると、第６図に示す２ポー
トメモリ４４のＢＴＲＣモジュール１１０へのコマンド
領域からＢＴＲＣモジュール１１０に対するコマンド情
報を読み出し、その読み出したコマンド情報に基づいて
、ＤＭＡコントローラ１１６の転送先アドレスレジスタ
、転送先アドレスレジスタ、及びハイドカウントレジス
タに、それぞれ上記ＳＡＢ、ＤＡＢ及びＢＣＢをセット
する。

［相］　続いて、ＢＴＲＣモジュール１１０は、前述し
たＣＰＵモジュール１３０の２ポートメモリ３４からＩ
ＯＣモジュール１４０の２ポートメモリ４４へのデータ
転送のときと同様にして、ＤＭＡコントローラ１１６を
起動させ、ＤＭＡコントローラ１１６により２ポートメ
モリ４４のシステムバスアドレスＳＡＢに格納されてい
るＩＯＣモジュール１４０により行われたＩＯ装置６０
へのデータ転送の実行結果を示すステータスを、ＣＰＵ
モジュール１３０の２ポートメモリ１３４のシステムバ
スアドレスＤＡＢに転送する。

■　次にＤＭＡコントローラ１１６は、上記データ転送
を終了すると、マイクロプロセッサ１１１へデータ転送
が終了したことを割り込みにより通知する。マイクロプ
ロセッサ１１１は、上記割り込みを受は付けると、ＩＯ
Ｃモジュールエ４゜の２ポートメモリ４４のシステムバ
スアドレスβ＋６〜β＋７のコマンドＣＭＤＢのフラグ
Ｃを「０」にリセットした後、ＣＰＵモジュール１３０
のマイクロプロセッサ３１に、ＩＯＣモジュール１４０
から２ポートメモリ３４ヘデータ転送が行われた旨を割
り込みにより通知する。

＠　続いて、ＣＰＵモジュール１３０のマイクロプロセ
・ンサ３１は、上記割り込みを受は付け、２ポートメモ
リ３４のシステムバスアドレスＤＡＢから、上記１０Ｃ
モジユール１４０から１０装置６０へのデータ転送の実
行結果を示すステータスを読み出し、上記データ転送が
正常に終了したか否かを判別する。

Ｉｏ　　６０からＣＰＵ（−ジュー／ｌ／　１３０　ヘ
テ一方、ＩＯ装Ｗ６０からＣＰＵモジュール１３０の２
ポートメモリ３４へのデータ転送は、ＣＰＵモジュール
１３０が２ポートメモリ３４内に設けられたＩＯＣモジ
ュール１４０へのコマンド領域内に、上記データ転送を
指示するＩＯＣモジュール１４０に対するコマンド並び
にそのコマンドをＩＯＣモジュール１４０の２ポートメ
モリ４４に転送することを指示するＢＴＲＣモジュール
１１０に対するコマンドとを書き込むことにより行われ
る。

ＢＴＲＣモジュール１１０のマイクロプロセッサ１１１
は、ＣＰＵモジュール１３０の２ポートメモリ３４のコ
マンドＣＭＤＡのフラグＣが「１ｊにセットされている
ことを検出すると、前述と同様にしてＣＰＵモジュール
１３０の２ポートメモリ３４に格納されている、ＣＰＵ
モジュール１３０のＩＯＣモジュール１４０に対するコ
マンドを、ＩＯＣモジュール１４０内の２ポートメモリ
４４のシステムバスアドレスＤＡＡへ転送し、ＣＰＵモ
ジュール１３０の２ポートメモリ３４のコマンドＣＭＤ
ＡのフラグＣを「０」にリセットする。そして、■○Ｃ
モジュール１４０のマイクロプロセッサ４１に、２ポー
トメモリ４４へのデータ転送が終了した旨を割り込みに
より通知する。

マイクロプロセッサ４１は、その割り込みを受は付ける
と、ＤＭＡコントローラ４８を起動して、ＩＯゼインフ
ェース４６を介しＩＯ装置６０からデータを読み出し、
その読み出したデータを２ポートメモリ４４へ格納する
。そして、次に２ポートメモリ４４のシステムバスアド
レスβ〜β＋７に相当するＢＴＲＣモジュール１１０へ
のコマンド領域に、ＣＰＵモジュール１３０に対する当
該コマンド情報を書き込む。

続いて、ＢＴＲＣモジュール１１０のマイクロプロセッ
サ１１１は、ＩＯＣモジュール１４０の２ポートメモリ
４４のコマンドＣＭＤＢのフラグＣが「１」にセットさ
れていることを検出し、ＩＯＣモジュール１４０の２ポ
ートメモリ４４からＣＰＵモジュール１３０の２ポート
メモリ３４に１０装置６０から読み出したデータを転送
する。

そして、次にＢ、Ｔ　ＲＣモジュール１１０のマイクロ
プロセッサ１１１は、ＣＰＵモジュール１３０のマイク
ロプロセッサ３１に対し、ＩＯ装置６０から読み出した
データを２ポートメモリ３４へ転送した旨を割り込みに
より通知する。

このことにより、ＣＰＵモジュール１３０のマイクロプ
ロセッサ３１は、２ポートメモリ３４の所定領域に書き
込まれた、ＩＯ装置６０から自モジュールの２ポートメ
モリ３４へのデータ転送の実行結果を示すステータスを
読み出し、上記データ転送が正常に終了したか否かを判
別する。

このように、本実施例では、ＣＰＵモジュール１３０と
■０装置６０間のデータ転送は、全てＢＴＲＣモジュー
ル１１０を介して行われ、ＢＴＲＣモジュール１１０の
マイクロプロセッサ１１１の内部バス１１２がシステム
バス５０と等価なバスとして使用されている。したがっ
て、システムバス５０を介してＤＭＡ転送を行う場合に
必要となるＤＭＡコントローラは、ＢＴＲＣモジュール
１１０内にのみ設けるだけで良い。

この結果、ＣＰＵモジュール１３０及びＩＯＣモジュー
ル１４０においてシステムバス５０に対するシステムバ
ス・インタフェースを設ける必要が無くなり、システム
バス５０を介するデータ転送に必要となるハードウェア
が非常に単純な構成となり、システムを構築するハード
ウェアの価格が低減される。また、従来、ＣＰＵモジュ
ール３０及びＩＯＣモジュール４０のシステムバス・イ
ンタフェース３５．４５で必要であったシステムバス５
０用のドライバ（バストランシーバ１１３）も、ＢＴＲ
Ｃモジュール１１０内にのみ設ければよいので、システ
ム全体の消費電力が大幅に低減される。

この結果は、システムバス５０に接続されるＣＰＵモジ
ュール及びＩＯＣモジュールの数が多くなればなるほど
顕著となる。

さらに、システムバス５０上のデータ転送は、全てＢＴ
ＲＣモジュール１１０が管理するので、システムバス５
０上でのデータ転送のトレースを容易に行うことができ
る。したがって、システムバス５０上でのデータ転送エ
ラー発生時のトラブル・シューテイングが非常に容易に
なる。

ところで、通常のシステムにおいては、ＣＰＵモジュー
ル１３０は、複数のＩＯＣモジュール１４０と並行して
データの送受信を行うので、ＢＴＲＣモジュール１１０
内に設けるＤＭＡコントローラ１１６は、独立した複数
チャンネルを有するものを使用するのが望ましい。尚、
この場合、複数チャンネルの優先順位の決定は、予め各
チャンネル毎に優先順位を定めておく固定優先順方式、
または各チャンネルに対し順番に優先権を与える回転優
先順方式（ラウンド・ロビン方式）など、システムに応
じた方式を採用する。

ところで、上記実施例においては、システムバス５０上
でのデータ転送が１個のＢＴＲＣモジュール１１０のみ
によって行われるようになっているため、このＢＴＲＣ
モジュール１１０が故障すると、直ちにシステムダウン
となる。したがって、高信顧性を要求されるシステムの
場合は、ＢＴＲＣモジュールの二重化（ｄｕｐｌｅｘ）
等を行っておくなどの対策が必要である。

ＢＴＲＣモジュールの・ノ 次に、第７図は前記ＢＴＲＣモジュールの変形例を示す
図である。尚、同図において、前記第３図に示すブロッ
クと同一ブロックには同一符号を記しており、詳しい説
明は省略する。

同図においては、ＢＴＲＣモジュール２００の内部バス
１１２（実質的には、上述したようにシステムバス５０
と等価なバス）に、新たにシリアル通信インタフェース
（直列通信インタフェース）２０１を接続し、そのシリ
アル通信インタフェース２０１にＣＲＴデイスプレィ等
から成るコンソール・デイスプレィ３００を接続してい
る。

このようなシステム構成とすることにより、ＢＴＲＣモ
ジュール１１０内のマイクロプロセッサ１１１の制御に
より、ＣＰＵモジュール１３０内の２ポートメモリ３４
、さらにはＩＯＣモジュール１４０内の２ポートメモリ
４４の全ての内容を、システムバス５０、バストランシ
ーバ４３、内部バス１１２、及びシリアル通信インタフ
ェース２０１を介してコンソール・デイスプレィ３００
に表示することが可能となる。したがって、ＢＴＲＣモ
ジュール２００及びコンソール・デイスプレィ３００を
用いることにより、システムバス５０上でのデータ転送
エラー発生時のトラブル・シューテイングのみならず、
システム全体のトラブル・シューテイングも容易になる
。

尚、上記第７図の変形例においては、内部バス１１２に
シリアル通信インタフェース２０１のみを接続するよう
にしているが、さらにセントロニクス仕様のパラレル通
信インタフェースを接続し、そのパラレル通信インタフ
ェースにプリンタを接続するような構成としても良い。

このような構成とすれば、ＣＰＵモジュール１３０の２
ポートメモリ３４及びＩＯＣモジュール１４０の２ポー
トメモリ４４の内容をメモリ・ダンプ（ｍｅｍｏｒｙ　
ｄｕｍｐ）することが可能となる。

〔発明の効果〕

以上説明したように、本発明によれば、ＣＰＵモジュー
ル、入出力制御モジュールがシステムバスによって結合
され、該システムバス及び前記入出力制御モジュールを
介して前記ＣＰＵモジュールと入出力装置間のデータ転
送を行うコンピュータシステムにおけるシステムバスを
用いたデータ転送方式において、上記システムバスを介
して前記ＣＰＵモジュールと前記入出力制御モジュール
間のデータのＤＭＡ転送を専用に行うシステムバス制御
モジュールを設け、そのシステムバス制御モジュール内
のマイクロプロセッサのバスをバス・インタフェースを
介してシステムバスとして用いるようにし、ＣＰＵモジ
ュールと入出力制御モジュール間のＤＭＡによるデータ
転送の制御を、その専用モジュールにより行うようにし
たので、前記ＣＰＵモジュール内及び前記入出力制御モ
ジュール内に回路構成が複雑で消費電力も大きい上記シ
ステムバス用のシステムバス・インタフェースを設ける
必要がなくなり、システムの低コスト化、並びに消費電
力の低減化が可能となる。

さらに、システムバス上でのデータ転送は、システムバ
ス制御モジュールが一括して管理するので、システムバ
ス上でデータ転送エラーが発生した場合のトラブル・シ
ューテイングが非常に容易になる。

さらに、請求項４記載のように入出力制御モジュール内
に通信インタフェースを追加するようにすれば、ＣＰＵ
モジュール及び入出力制御モジュールの各モジュール内
のメモリの内容をコンソール・デイスプレィに表示した
り、プリンタに印字出力できるので、システム全体のト
ラブル・シューテイングも容易に行えるようになる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明に係る一実施例のシステム構成を示すブ
ロック図、 第３図はＢＴＲＣモジュールの構成を示すブロック図、 第４図はＣＰＵモジュールからＩＯＣモジュールにデー
タ転送を行う場合に２ポートメモリに書き込むべき情報
を示す図、 第５図はＢＴＲＣモジュールに対するコマンドのフォー
マットを示す図、 第６図はＣＰＵモジュールからＩＯ詰装置のデータ転送
が終了した後にＩＯＣモジュールが２ポートメモリに書
き込むべき情報を示す図、第７図はＢＴＲＣモジュール
の変形例を示す図、第８図は従来のコンピュータ・シス
テムの一例を示すブロック図、 第９図は従来のコンピュータ・システムにおけるシステ
ムバスを用いたデータ転送方式を説明する図、 第１０図は第９図に示す従来のコンピュータ・システム
におけるシステムバスを用いたデータ転送方式において
ＣＰＵモジュールから１０装置にデータ転送を行う場合
にＣＰＵモジュールのマイクロプロセッサが２ポートメ
モリに書き込むべきコマンドを示す図である。 １・・・ＣＰＵモジュール、 １ａ・・マイクロプロセッサ、 ｌｂ・・ハス、 １ｃ・・メモリ、 ２・・・入出力制御モジュール、 ２ａ・・マイクロプロセッサ、 ２ｂ・・バス、 ２ｃ・・メモリ、 ２ｄ・・人出力インタフェース、 ２ｅ・・ＤＭＡコントローラ、 ３・・・システムバス、 ４・・・システムバス制御モジュール、４ａ・・マイク
ロプロセ・ノサ、 ４ｂ・　・バス、 ４ｃ・・ＤＭＡコントローラ、 ４ｄ・・バス・インタフェース、 ４ｅ・・メモリ、 ４ｆ・・通信インタフェース。

Claims (1)

1. 【特許請求の範囲】 １）ＣＰＵモジュール（１）、入出力制御モジュール（
   ２）がシステムバスによって結合され、該システムバス
   （３）及び上記入出力制御モジュール（２）を介して前
   記ＣＰＵモジュール（１）と入出力装置間のデータ転送
   を行う、コンピュータ・システムにおけるシステムバス
   （３）を用いたデータ転送方式において、 少なくともマイクロプロセッサ（１ａ）及びそのマイク
   ロプロセッサ（１ａ）のバス（１ｂ）と結合された前記
   システムバス（３）によりアクセス可能なメモリ（１ｃ
   ）を有するＣＰＵモジュール（１）と、 少なくともマイクロプロセッサ（２ａ）、及びそのマイ
   クロプロセッサ（２ａ）のバス（２ｂ）と結合された前
   記システムバス（３）によりアクセス可能なメモリ（２
   ｃ）、及び入出力インタフェース（２ｄ）を有する入出
   力制御モジュール（２）と、 少なくともマイクロプロセッサ（４ａ）、そのマイクロ
   プロセッサ（４ａ）のバス（４ｂ）に結合されたＤＭＡ
   コントローラ（４ｃ）、バス・インタフェース（４ｄ）
   、及びメモリ（４ｅ）を有するシステムバス転送制御モ
   ジュール（４）とを有し、 前記システムバス制御モジュール（４）内のマイクロプ
   ロセッサ（４ａ）のバス（４ｂ）は、前記バス・インタ
   フェース（４ｄ）を介して前記システムバス（３）と等
   価なバスとなっており、前記システムバス制御モジュー
   ル（４）のマイクロプロセッサ（４ａ）は、前記ＣＰＵ
   モジュール（１）または前記入出力制御モジュール（２
   ）の各モジュール内のメモリ（１ｃ）、（２ｃ）からシ
   ステムバス（３）を介するデータ転送を要求するコマン
   ドを読み出した場合には、前記システム制御モジュール
   （４）内のＤＭＡコントローラ（４ｃ）を制御して、前
   記ＣＰＵモジュール（１）と前記入出力制御モジュール
   （２）間のデータ転送をＤＭＡ転送により行うことを、 特徴とするシステムバスを用いたデータ転送方式。 ２）前記入出力制御モジュール（２）は、そのモジュー
   ル（２）内のマイクロプロセッサのバス（２ｂ）及び前
   記入出力インタフェース（２ｄ）に結合されたＤＭＡコ
   ントローラ（２ｅ）を有することを特徴とする請求項１
   記載のシステムバスを用いたデータ転送方式。 ３）前記ＣＰＵモジュール（１）内のメモリ（１ｃ）及
   び前記入出力制御モジュール（２）のメモリ（２ｃ）は
   、２ポートメモリであることを特徴とする請求項１又は
   ２記載のシステムバスを用いたデータ転送方式。 ４）前記システムバス制御モジュール（４）は、そのモ
   ジュール（４）内のマイクロプロセッサ（４ａ）のバス
   （４ｂ）に結合された通信インタフェース（４ｆ）をさ
   らに有することを特徴とする請求項１、２又は３記載の
   システムバスを用いたデータ転送方式。