JPH07141287A - バス制御方式 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、Ｉ／Ｏーメモリ間、メモリーメモリ
間のデータ転送に於いてＣＰＵを介在した直接的なアク
セス方法をとることにより、高速にデータ転送を行なう
とともに、資源を占有せずに別タスクからも資源の利用
が可能なバス制御方式を提供する。 【構成】Ｓバスインターフェイス装置（Ｓ BusＩ／Ｆ）
５は、Ｉ／Ｏ２ーメモリ３間のデータ転送に於いて、Ｃ
ＰＵ１がメモリ３にデータをライトする際、ＣＰＵ１の
メモリライトアクセスが予め設定された特定論理アドレ
ス空間（ゴースト空間）に対してのアクセスであるか否
かを判断し、特定論理アドレス空間内に対してのアクセ
スであることを判断したとき、ＣＰＵ１からのライトデ
ータを無効化し、そのライトサイクル中に、Ｉ／Ｏ２の
データリードを行なって、そのデータがバス８上に出力
されたとき、メモリ３へデータをライトする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、Ｉ／Ｏ−メモリ間、メ
モリ−メモリ間等に於ける高速データ転送機能を必要と
する情報処理装置に適用されるもので、特に特定のバス
マスタが資源を占有することなく、転送処理の自由度を
高めながら、Ｉ／Ｏ−メモリ間或いはメモリ−メモリ間
等のデータ高速データ転送を実行できるバス制御方式に
関する。又、本発明は、特定データ転送の選択及び実行
を、データ転送対象の論理空間に代えて別の論理空間を
利用することにより行なうバス制御方式に関する。

【０００２】

【従来の技術】従来技術によるデータ転送手段を図１を
参照して説明する。ここではＩ／Ｏからメモリへのデー
タ転送手段を例にとり、従来技術と本発明とを対比して
示している。

【０００３】図１に於いて、（ａ），（ｂ）はそれぞれ
従来技術によるＩ／Ｏからメモリへのデータ転送手段を
説明するためのブロック図である。このうち（ａ）はＣ
ＰＵが介在する通常のＩ／Ｏ−メモリ間のデータ転送機
構を示し、（ｂ）はＤＭＡコントローラ（Direct Memor
y Access Controller ）を用いたＤＭＡデータ転送機構
を示している。

【０００４】図１（ａ）に示す、所謂、通常データ転送
に於いては、Ｉ／Ｏからのデータをメモリに転送する場
合、先ず最初のサイクルでＩ／Ｏポートに対するリード
動作を行なって、リードデータをＣＰＵの内部レジスタ
に書き込み、次のサイクルで内部レジスタの内容をメモ
リに書き込むという２つの動作サイクルによってデータ
転送を行なう。この場合、データ転送の動作全てをプロ
グラムによって制御するため、データ転送動作以外に、
「プログラムの読み込み」「プログラムの解読」「プロ
グラムの実行」の３つの動作が必要となる。

【０００５】そのため、これら各動作の所用時間が更に
余分に必要であった。また、一旦、内部レジスタに取り
込んでから出力する２つの動作サイクルで構成されてい
ることもデータ転送のネックとなっていた。

【０００６】このように、図１（ａ）に示す通常データ
転送手段は、特定のバスマスタが資源の占有を行なわな
いので別タスクによるアクセスが可能であるが、転送動
作を全てプログラムで行ない、一旦、Ｉ／Ｏから内部レ
ジスタに読み込んでメモリにライトするため、転送処理
に多くの時間を必要とし、高速データ転送には不向きで
あった。

【０００７】そこで、このようなプログラム制御による
データ転送速度の問題を解消するために、図１（ｂ）に
示すようなＤＭＡコントローラ（Direct Memory Access
Controller ）と呼ばれる専用ハードウェアを用いたデ
ータ転送機構が実現された。

【０００８】この専用ハードウェア（ＤＭＡコントロー
ラ等）を用いたＤＭＡデータ転送は、１つのサイクルで
Ｉ／Ｏからメモリへ転送でき、従ってデータ転送の高速
化が図れる。このＤＭＡ転送では、転送制御を全てＤＭ
Ａコントローラという専用ハードウェアによって行な
う。転送を始めるにあたっては、ＣＰＵにより、Ｉ／Ｏ
アドレスの設定、メモリアドレスの設定、転送量の設定
等を含む各種の設定が必要となるが、一旦、設定を行な
えば、転送を終了するまで、自動的に転送動作を実行す
る。また、動作サイクルも、１サイクルでＩ／Ｏのデー
タリードとメモリへのデータライトを行なうことができ
る。

【０００９】このように従来技術に於けるＤＭＡコント
ローラ等に見られるデータ転送の機能選択及び実行は、
ＤＭＡコントローラのコントロールレジスタの特定ビッ
トをセットしたり、リセットすることによって行なわれ
てきた。

【００１０】従ってＤＭＡコントローラによるＩ／Ｏか
らメモリへのＤＭＡデータ転送（全自動転送）は、一
旦、設定を行なえば、全てのアクセス動作とメモリアド
レスの発生をＤＭＡコントローラが自動的に行ない、タ
イミングの操作でＩ／Ｏから直接メモリにライトするた
め、高速なデータ転送を実現することができる。

【００１１】しかしながら、上記した既存のＤＭＡ転送
に於いては、転送動作中、Ｉ／Ｏ、及びメモリ等を専用
ハードウェアの管理下に置くため、ＣＰＵは転送が終了
するまでバスの使用権を放棄しなければならなかった。

【００１２】ＤＭＡ転送を行なう経路のバスがＣＰＵの
動作を妨げないのであるならば、Ｉ／Ｏとメモリの占有
だけで済む方法を取ることができるが、それでも転送対
象のＩ／Ｏやメモリは別タスクから利用することができ
なかった。

【００１３】しかし、通常はＣＰＵの動作を妨げるた
め、事実上、ＣＰＵは停止状態に置かれることになっ
た。したがって、例えばマルチタスクを用いているシス
テムに於いては、ＤＭＡ転送中はタスクの切り替えがで
きない。特に、近年のマルチウィンドウ表示を行なうシ
ステムに於いては、上記したような資源の占有から、画
面がロックしたり、ウィンドウの切り替えが遅れたりす
る等の不都合な事態が発生し、システムトータルでみる
と必ずしも高速化されたとは言い難い状況もでてきた。

【００１４】このように、既存のＤＭＡ転送は、ＤＭＡ
転送中に資源を占有するため、ＣＰＵが停止又は停止に
近い状態になり、又、転送デバイスにアクセスできない
等の問題がある。

【００１５】上記したようなＤＭＡコントローラ又は類
似のハードウェア等による従来技術によってデータ転送
を行なう場合には、専用ハードウェア（ＤＭＡコントロ
ーラ等）がＣＰＵに代わって転送動作を行なうため、制
御が専用ハードウェアに代わる前にコントロールレジス
タに上記したような各種の設定をすればよかった。

【００１６】しかし、ＣＰＵが動的にデータ転送に関わ
る場合は、上記したレジスタ設定による手段では、割り
込みやマルチタスク等に於いて処理が切り替わる可能性
のある装置の場合、処理の切り替え時に、その都度、レ
ジスタ内容を変更する必要があった。従って、この手段
では特にＯＳのカーネル部分に特定レジスタのコントロ
ールルーチンを組み込む必要が出てきて、ソフトウェア
にかなり大きな負担を強いる手段となっていた。逆に、
ＯＳのカーネル部分でコントロールレジスタの制御を放
棄した場合には、タスク間の資源の占有問題が表面化す
る。

【００１７】

【発明が解決しようとする課題】上記したように、従来
のＩ／Ｏ−メモリ間、メモリ−メモリ間等に於けるデー
タ転送手段に於いては、ＣＰＵが介在する通常のデータ
転送に於いては、特定のバスマスタが資源の占有を行な
わないので別タスクによるアクセスが可能であるが、転
送動作を全てプログラムで行ない、転送の都度、Ｉ／Ｏ
から内部レジスタに読み込んでメモリにライトするた
め、転送処理に多くの時間を必要とし、データ転送速度
が遅いという問題があり、又、ＤＭＡコントローラ等の
専用ハードウェアを用いたＤＭＡデータ転送に於いて
は、高速データ転送を実現できるが、ＤＭＡ転送中に資
源を占有するため、ＣＰＵが停止又は停止に近い状態に
なり、又、転送デバイスにアクセスができない等の問題
があり、ＣＰＵが動的にデータ転送に関わる構成、ＤＭ
Ａコントローラ等の専用ハードウェアがＣＰＵに代わっ
て転送動作を行なう構成のいずれに於いても問題を有し
ていた。

【００１８】本発明は上記実情に鑑みなされたもので、
Ｉ／Ｏ−メモリ間、メモリ−メモリ間等のデータ転送機
能をもつ情報処理装置に於いて、Ｉ／Ｏ−メモリ間、メ
モリ−メモリ間等の直接的なアクセス（ダイレクトメモ
リアクセス）により高速データ転送が行なえ、かつこの
高速データ転送機関に於いて資源を占有せずに別タスク
からも資源の利用が可能な、自由度の高いデータ転送機
能が実現できるバス制御方式を提供することを目的とす
る。

【００１９】

【課題を解決するための手段】本発明による高速データ
転送機構の概略構成を図１（ｃ）に示す。この図１
（ｃ）に示す高速データ転送機構は、図１（ｂ）に示す
ＤＭＡコントローラを用いた場合と同様に、スレーブコ
ントローラと称される専用のハードウェアを設ける。ス
レーブコントローラは、Ｉ／Ｏ−メモリ間のデータ転送
に於いて、ＣＰＵがメモリにデータをライトする際、そ
のＣＰＵのメモリライトアクセスが予め設定された特定
の論理アドレス空間（ゴースト空間）内に対してのアク
セスであるか否かを判断し、特定の論理アドレス空間内
に対してのメモリライトアクセスであることを判断した
とき、ＣＰＵからのライトデータを無効化し、そのライ
トサイクル中に、Ｉ／Ｏリードを行なって、そのデータ
がバス上に出力されたとき、メモリライトを行なう。

【００２０】上記した図１（ｃ）に示す本発明の高速デ
ータ転送機構は、特定のバスマスタが資源を占有しない
ので、別タスクによりアクセスが可能であり、タイミン
グの操作でＩ／Ｏから直接メモリにライトするため高速
データ転送が可能となるが、メモリアドレスの発生をＣ
ＰＵがプログラムで行なうため、転送速度がＤＭＡコン
トローラを用いた構成に比して若干劣るとともに、一時
的ではあるが論理アドレス空間内にゴースト空間が必要
となる。

【００２１】本発明はＤＭＡコントローラ等の専用ハー
ドウェアを用いたデータ転送によって発生する資源の占
有問題をなくしたデータ転送方式である。ＤＭＡコント
ローラを用いたデータ転送は、転送終了までＤＭＡコン
トローラがＣＰＵに代わってバスやメモリ及びＩ／Ｏと
いった資源を占有して行なうが、本発明では基本的にＣ
ＰＵがデータ転送そのものを実行するので、資源の占有
問題は本質的に発生しない。しかし、図１（ａ），
（ｂ）に示す各従来技術とは以下各点に於いて異なる。

【００２２】１）ＣＰＵが実行する転送動作は、メモリ
へのデータストアのみである。 ２）ＣＰＵの転送動作にスレーブ同期してデータ転送専
用のスレーブコントローラ（実施例ではＳバスインター
フェイス装置）が起動し、主にＩ／Ｏからのデータをバ
ス上に読み込む機能を司る。

【００２３】３）スレーブコントローラによるＩ／Ｏか
らのバス上へのデータの読み込みとＣＰＵによるメモリ
へのデータストア動作により、Ｉ／Ｏからのメモリへの
ＤＭＡ転送を行なう（この際、ＣＰＵからのデータ出力
は切断される）。 ４）スレーブコントローラはＣＰＵの転送動作中しか動
作しないので資源の占有問題は全く発生しない。

【００２４】上記した本発明に係る技術を具現化する際
は、メモリに対する通常のアクセスとＤＭＡ転送との切
り分け、つまりデータ転送の選択や実行を可能とするた
めの機構が必要となる。そこで本発明では上記したＤＭ
Ａ転送に加えて、更に、論理アドレス空間の対象領域の
選択により、データ転送機能の選択と実行を行なう方式
を採っている。

【００２５】本発明に於けるデータ転送機能の選択は、
論理アドレス空間内の転送対象であるメモリ領域と同じ
大きさの仮想的な領域を同空間内に用意し、その仮想領
域をＣＰＵがアクセスする際に転送対象のメモリ領域に
対して上記したようなデータ転送機能を適用することが
できるようにしたものである。つまり、論理アドレス空
間の領域の選択によってデータ転送機能の選択と実行を
行なう。これにより、通常の転送やオペレーションは、
その対象とするメモリ領域をアクセスすることによって
行なわれ、高速なデータ転送は、仮想領域（図４のゴー
スト空間参照）をアクセスすることによって行なうこと
ができる。

【００２６】本発明を実現した装置構成の特徴を以下に
示す。即ち、本発明は、Ｉ／Ｏ−メモリ間の高速データ
転送制御機能をもつ情報処理装置に於いて、ＣＰＵから
出力されたメモリライトアドレスをもとに高速データ転
送モードを認識する手段と、高速データ転送モードを認
識した際にＣＰＵのデータバス出力を切断し、メモリへ
のアドレス指定及びライト指定を待たせる手段と、デー
タバス出力を切断後、Ｉ／Ｏからデータを読出し、同デ
ータがバス上に出力された時点でメモリへアドレス指定
とライト指定を出力する手段と、Ｉ／Ｏデータがメモリ
へ書き込まれたことを確認してＣＰＵへメモリライトの
終了を通知し、上記データバス出力の切断を解除する手
段とを備え、ＣＰＵが通常のメモリライトを実行しなが
らＩ／Ｏ−メモリ間で高速データ転送が行なえる構成と
して、Ｉ／Ｏ−メモリ間の高速データ転送中に特定のバ
スマスタにより資源が占有されないことを特徴とする。

【００２７】又、本発明は、メモリ−Ｉ／Ｏ間の高速デ
ータ転送制御機能をもつ情報処理装置に於いて、ＣＰＵ
から出力されたメモリリードアドレスをもとに高速デー
タ転送モードを認識する手段と、高速データ転送モード
を認識した際にメモリへのアドレス指定を待たせ、Ｉ／
Ｏからデータを読出す手段と、同データがバス上に出力
された時点でメモリへアドレス指定とライト指定を出力
する手段と、メモリへデータが書き込まれたことを確認
してＣＰＵへメモリリードの終了を通知する手段とを備
え、ＣＰＵが通常のメモリリードを実行しながらＩ／Ｏ
−メモリ間で高速データ転送を行なえる構成として、Ｉ
／Ｏ−メモリ間の高速データ転送中に特定のバスマスタ
により資源が占有されないことを特徴とする。

【００２８】又、本発明は、メモリ−Ｉ／Ｏ間の高速デ
ータ転送制御機能をもつ情報処理装置に於いて、ＣＰＵ
から出力されたメモリリードアドレスをもとに高速デー
タ転送モードを認識する手段と、高速データ転送モード
を認識した際にメモリからのメモリリード終了出力を待
たせる手段と、メモリからバス上に出力されたデータを
Ｉ／Ｏに書き込んだ後、メモリリード終了をＣＰＵへ出
力する手段とを有して、ＣＰＵが通常のメモリリードを
実行しながらメモリ−Ｉ／Ｏ間で高速データ転送が行な
える構成として、メモリ−Ｉ／Ｏ間の高速転送中に特定
のバスマスタにより資源が占有されないことを特徴とす
る。

【００２９】又、本発明は、メモリ−Ｉ／Ｏ間の高速デ
ータ転送制御機能をもつ情報処理装置に於いて、ＣＰＵ
から出力されたメモリライトアドレスをもとに高速デー
タ転送モードを認識する手段と、高速データ転送モード
を認識した際にＣＰＵのデータバス出力を切断し、メモ
リライトアドレスに基づいてメモリからデータを読出す
手段と、同データがバス上に出力された時点でＩ／Ｏに
書き込み、メモリライト終了をＣＰＵへ出力して上記デ
ータバスの出力切断を解除する手段とを備え、ＣＰＵへ
通常のメモリライトを実行しながらメモリからＩ／Ｏへ
高速データ転送が行なえる構成として、メモリ−Ｉ／Ｏ
間の高速転送中に特定のバスマスタにより資源が占有さ
れないことを特徴とする。

【００３０】又、本発明は、メモリ−Ｉ／Ｏ間の高速デ
ータ転送制御機能をもつ情報処理装置に於いて、ＣＰＵ
から出力されたメモリライトアドレスをもとに高速デー
タ転送モードを認識する手段と、高速データ転送モード
を認識した際にＣＰＵのデータバス出力を切断し、メモ
リライトアドレスに基づいてメモリからデータを読出す
手段と、同データがバス上に出力された時点でＩ／Ｏに
書き込む手段と、Ｉ／Ｏライト終了後、ＣＰＵのデータ
バス出力を解放してメモリライトアドレスにＣＰＵの出
力データをライトし、メモリライト終了をＣＰＵへ出力
する手段とを備え、ＣＰＵが通常のメモリライトを実行
しながらメモリからＩ／Ｏへ高速データ転送を行なうと
ともに、転送後の番地にＣＰＵからの出力データをライ
トできる構成として、メモリ−Ｉ／Ｏ間の高速転送中に
特定のバスマスタにより資源が占有されず、かつ転送後
の番地にＣＰＵからの出力データをライトできることを
特徴とする。

【００３１】又、本発明は、メモリ−Ｉ／Ｏ間の高速デ
ータ転送制御機能をもつ情報処理装置に於いて、ＣＰＵ
から出力されたメモリライトアドレスをもとに高速デー
タ転送モードを認識する手段と、高速データ転送モード
を認識した際にメモリにＣＰＵのデータ出力を書き込む
手段と、メモリにデータが書き込まれた時点でＣＰＵの
データバス出力をラッチし、Ｉ／Ｏに書き込む手段と、
Ｉ／Ｏライト終了後、メモリライト終了をＣＰＵへ出力
し、データバス上のラッチを解除する手段とを備え、Ｃ
ＰＵが通常のメモリライトを実行しながらメモリからＩ
／Ｏへ高速データ転送を行なうことができる構成とし
て、メモリ−Ｉ／Ｏ間の高速転送中に特定のバスマスタ
により資源が占有されないことを特徴とする。

【００３２】又、本発明は、メモリ−メモリ間の高速デ
ータ転送制御機能をもつ情報処理装置に於いて、ＣＰＵ
から出力されたメモリリードアドレスをもとに高速デー
タ転送モードを認識する手段と、高速データ転送モード
を認識した際にメモリからのメモリリード終了出力を待
たせる手段と、メモリからバス上に出力されたリードデ
ータをラッチする手段と、ラッチされたデータをメモリ
に書き込み、メモリからのメモリライト終了出力を検出
してメモリリード終了をＣＰＵに出力する手段とを有
し、ＣＰＵが通常のメモリリードを実行しながらメモリ
−メモリ間の高速データ転送が行なえる構成として、メ
モリ−メモリ間の高速データ転送中に特定のバスマスタ
により資源が占有されないことを特徴とする。

【００３３】又、本発明は、メモリ−メモリ間の高速デ
ータ転送制御機能をもつ情報処理装置に於いて、ＣＰＵ
から出力されたメモリライトアドレスをもとに高速デー
タ転送モードを認識する手段と、高速データ転送モード
を認識した際にＣＰＵのデータバス出力を切断し、メモ
リへのアドレス指定及びライト指定を待たせる手段と、
データバス出力切断後、メモリからデータを読出す手段
と、メモリから読出したデータをラッチする手段と、メ
モリからのデータをラッチ後、メモリへメモリアドレス
指定とライト指定を出力し、ラッチデータをデータバス
上に出力してメモリに書き込み、データバス出力の切断
を解除する手段とを有し、ＣＰＵが通常のメモリライト
を実行しながらメモリ−メモリ間の高速データ転送が行
なえる構成として、メモリ−メモリ間の高速データ転送
中に特定のバスマスタにより資源が占有されないことを
特徴とする。

【００３４】更に、本発明は、論理アドレス空間内に物
理アドレス空間のメモリ領域又はＩ／Ｏ領域又はレジス
タ領域をマッピングしている情報処理装置に於いて、メ
モリ領域又はＩ／Ｏ領域又はレジスタ領域である物理領
域と大きさの仮想領域をアクセスする際に特定のデータ
転送機能を起動させることを特徴とする。

【００３５】又、上記特定のデータ転送機能は、ＣＰＵ
から出力されたメモリライトアドレスをもとに高速デー
タ転送モードを認識してＣＰＵのデータバス出力を切断
し、メモリへのアドレス指定及びライト指定を待たせる
手段と、データバス出力を切断後、Ｉ／Ｏからのデータ
を読出し、同データがバス上に出力された時点でメモリ
へアドレス指定とライト指定を出力する手段とＩ／Ｏデ
ータがメモリへ書き込まれたことを確認してＣＰＵへメ
モリライトの終了を通知し、上記データバス出力の切断
を解除する手段とを具備してなるＩ／Ｏからメモリへの
データ転送手段であることを特徴とする。

【００３６】又、上記特定のデータ転送機能は、ＣＰＵ
から出力されたメモリリードアドレスをもとに高速デー
タ転送モードを認識してメモリへのアドレス指定を待た
せ、Ｉ／Ｏからのデータを読み出す手段と、同データが
バス上に出力された時点でメモリへアドレス指定とライ
ト指定を出力する手段と、メモリへデータが書き込まれ
たことを確認してＣＰＵへメモリリードの終了を通知す
る手段とを具備して成るＩ／Ｏからメモリへのデータ転
送手段であることを特徴とする。

【００３７】又、上記特定のデータ転送機能は、ＣＰＵ
から出力されたメモリリードアドレスをもとに高速デー
タ転送モードを認識してメモリからのメモリリード終了
出力を待たせる手段と、メモリからバス上に出力された
データをＩ／Ｏに書き込んだ後、メモリリード終了をＣ
ＰＵへ出力する手段とを具備して成るメモリからＩ／Ｏ
へのデータ転送手段であることを特徴とする。

【００３８】又、上記特定のデータ転送機能は、ＣＰＵ
から出力されたメモリライトアドレスをもとに高速デー
タ転送モードを認識してＣＰＵのデータバス出力を切断
し、メモリライトアドレスに基づいてメモリからデータ
を読出す手段と、同データがバス上に出力された時点で
Ｉ／Ｏに書き込み、メモリライト終了をＣＰＵへ出力し
て上記データバスの出力切断を解除する手段とを具備し
て成るメモリからＩ／Ｏへのデータ転送手段であること
を特徴とする。

【００３９】又、上記特定のデータ転送機能は、ＣＰＵ
から出力されたメモリライトアドレスをもとに高速デー
タ転送モードを認識してＣＰＵのデータバス出力を切断
し、メモリライトアドレスに基づいてメモリからデータ
を読出す手段と、同データがバス上に出力された時点で
Ｉ／Ｏに書き込む手段と、Ｉ／Ｏライト終了後、ＣＰＵ
のデータバス出力を解放してメモリライトアドレスにＣ
ＰＵの出力データをライトし、メモリライト終了をＣＰ
Ｕへ出力する手段とを具備して成るメモリからＩ／Ｏへ
のデータ転送手段であることを特徴とする。

【００４０】又、上記特定のデータ転送機能は、ＣＰＵ
から出力されたメモリライトアドレスをもとに高速デー
タ転送モードを認識してＣＰＵのデータバス出力を切断
し、メモリライトアドレスに基づいてメモリからデータ
を読み出す手段と、同データがバス上に出力された時点
でＩ／Ｏに書き込む手段と、Ｉ／Ｏライト終了後、メモ
リライト終了をＣＰＵへ出力し、ＣＰＵのデータバス出
力を解放する手段とを具備して成るメモリからＩ／Ｏへ
のデータ転送手段であることを特徴とする。

【００４１】又、上記特定のデータ転送機能は、ＣＰＵ
から出力されたメモリライトアドレスをもとに高速デー
タ転送モードを認識してＣＰＵのデータバス出力を切断
し、メモリライトアドレスに基づいてメモリからデータ
を読み出す手段と、同データがバス上に出力された時点
でＩ／Ｏに書き込む手段と、Ｉ／Ｏライト終了後、ＣＰ
Ｕのデータバス出力を解放してメモリライトアドレスに
ＣＰＵの出力データをライトし、メモリライト終了をＣ
ＰＵへ出力する手段とを具備して成るメモリからＩ／Ｏ
へのデータ転送かつ、その後メモリにＣＰＵからの出力
データをライトする手段であることを特徴とする。

【００４２】又、上記特定のデータ転送機能は、ＣＰＵ
から出力されたメモリリードアドレスをもとに高速デー
タ転送モードを認識してメモリからのメモリリード終了
出力を待たせる手段と、メモリからバス上に出力された
リードデータをラッチする手段と、ラッチされたデータ
をメモリに書き込み、メモリからのメモリライト終了出
力を検出してメモリリード終了をＣＰＵに出力する手段
とを具備して成るメモリからメモリへのデータ転送手段
であることを特徴とする。

【００４３】又、上記特定のデータ転送機能は、ＣＰＵ
から出力されたメモリライトアドレスをもとに高速デー
タ転送モードを認識してＣＰＵのデータバス出力を切断
し、メモリへのアドレス指定及びライト指定を待たせる
手段と、データバス切断後、メモリからデータを読出す
手段と、メモリから読出したデータをラッチする手段
と、メモリからのデータをラッチ後、メモリからメモリ
へアドレス指定とライト指定を出力し、ラッチデータを
データバス上に出力してメモリに書き込みデータバスの
出力の切断を解除する手段とを具備して成るメモリから
メモリへのデータ転送手段であることを特徴とする。

【００４４】

【作用】本発明に於いては、上述のＤＭＡコントローラ
を用いた構成と同様にデータ転送のための専用ハードウ
ェア（図１（ｃ）にスレーブコントローラとして示し、
図２及び図３に実施例としてＳバスインターフェイス装
置（Ｓ BusＩ／Ｆ）５を示す）を持ち、ダイレクトメモ
リアクセス（ＤＭＡ）による高速転送機能を実現する。

【００４５】この本発明に係るデータ転送方式は、ＣＰ
Ｕがデータ転送に関わりをもつことから、資源の占有問
題が発生しないという理想的な転送方式となっている。
ただし、データ転送の高速性については、プログラムに
よるＣＰＵの転送動作を必要とするため、図１（ａ）に
示す転送方式よりは速いが図１（ｂ）に示すＤＭＡコン
トローラを用いた転送方式よりは遅い位置づけとなる。

【００４６】一般にＯＳが基本的に持っている機能の中
にはアドレス空間の管理機能がある。この機能は割り込
みやタスクの切り替え時に、タスクによってアドレス空
間資源の割付けを変えることと、空間領域の生成や解放
を行なうことである。従って、本発明の方式では上記仮
想領域の生成や解放も全てＯＳの基本機能を用いること
ができ、また割り込みやタスクの切り替えに時にもタス
クによって仮想領域の割付けを変えることができるの
で、ソフトウェア上も殆ど負担にならない。

【００４７】本発明を実現した構成の作用を以下に示
す。本発明は、Ｉ／Ｏ−メモリ間のデータ転送に於い
て、ＣＰＵから出力されたメモリライトアドレスをもと
に高速データ転送モードを認識した際に、ＣＰＵのデー
タバス出力を切断し、メモリへのアドレス指定及びライ
ト指定を待たせる。

【００４８】データバス出力を切断後、Ｉ／Ｏからデー
タを読出し、同データがバス上に出力された時点でメモ
リへアドレス指定とライト指定を出力する。Ｉ／Ｏデー
タがメモリへ書き込まれたことを確認してＣＰＵへメモ
リライトの終了を通知し、上記データバス出力の切断を
解除する。

【００４９】これにより、ＣＰＵが通常のメモリライト
を実行しながらＩ／Ｏ−メモリ間での高速データ転送が
可能となり、Ｉ／Ｏ−メモリ間の高速データ転送中に特
定のバスマスタが資源を占有しないことから、Ｉ／Ｏ−
メモリ間の高速データ転送中に於いても別タスクから資
源を利用できる。

【００５０】又、本発明は、メモリ−Ｉ／Ｏ間のデータ
転送に於いて、ＣＰＵから出力されたメモリリードアド
レスをもとに高速データ転送モードを認識した際に、メ
モリからのメモリリード終了出力を待たせ、メモリから
バス上に出力されたデータをＩ／Ｏに書き込んだ後に、
上記メモリリード終了をＣＰＵへ出力する。

【００５１】これにより、ＣＰＵが通常のメモリリード
を実行しながらメモリ−Ｉ／Ｏ間での高速データ転送が
可能になり、メモリ−Ｉ／Ｏ間の高速データ転送中に特
定のバスマスタが資源を占有しないことから、メモリ−
Ｉ／Ｏ間の高速データ転送中に於いても別タスクから資
源を利用できる。

【００５２】又、本発明は、メモリ−メモリ間のデータ
転送に於いて、ＣＰＵから出力されたメモリリードアド
レスをもとに高速データ転送モードを認識した際にメモ
リからのメモリリード終了出力を待たせて、メモリから
バス上に出力されたリードデータをラッチする。

【００５３】ラッチされたデータをメモリに書き込み、
メモリからのメモリライト終了出力を検出してメモリリ
ード終了をＣＰＵに出力する。これにより、ＣＰＵが通
常のメモリリードを実行しながらメモリ−メモリ間での
高速データ転送が可能になり、メモリ−メモリ間の高速
データ転送中に特定のバスマスタが資源を占有しないこ
とから、メモリ−メモリ間の高速データ転送中に於いて
も別タスクから資源を利用できる。

【００５４】又、本発明は、メモリ−メモリ間のデータ
転送に於いて、ＣＰＵから出力されたメモリライトアド
レスをもとに高速データ転送モードを認識して、ＣＰＵ
のデータバス出力を切断し、メモリへのアドレス指定及
びライト指定を待たせる。

【００５５】データバス出力切断後、メモリからデータ
を読出し、その読出したデータをラッチする。メモリか
らのデータをラッチ後、メモリへメモリアドレス指定と
ライト指定を出力し、ラッチデータをデータバス上に出
力してメモリに書き込み、データバス出力の切断を解除
する。

【００５６】これにより、ＣＰＵが通常のメモリライト
を実行しながらメモリ−メモリ間での高速データ転送が
可能になり、メモリ−メモリ間の高速データ転送中に特
定のバスマスタが資源を占有しないことから、メモリ−
メモリ間の高速データ転送中に於いて別タスクからも資
源を利用できる。

【００５７】

【実施例】以下図面を参照して本発明の一実施例を説明
する。図１（ｃ）は本発明によるデータ転送方式の基本
構成を示すブロック図であり、図２は図１（ｃ）に示す
データ転送方式を具現化した本発明の一実施例を示すブ
ロック図である。

【００５８】この図２に示す実施例では、図１（ｃ）に
示すスレーブコントローラの具体例として、Ｓバスイン
ターフェイス装置（Ｓ BusＩ／Ｆ）を例にとり、Ｉ／Ｏ
装置として、二値画像処理制御装置を例にとり、メモリ
として、ビットマップメモリ（ＢＭＭ）のアクセス機構
を所有する表示制御装置を例にとり、二値画像処理制御
装置で伸張処理した画像データを如何に速くビットマッ
プメモリ（ＢＭＭ）上に展開し表示させるかという課題
を解決した高速データ転送機能の実現例を示している。
即ち、図２に示す本発明の実施例による装置は、圧縮さ
れた二値画像データをＩ／Ｏ装置に資源区分される二値
画像処理制御装置により伸張して、その画像データを、
メモリに資源区分される表示制御装置に高速で転送し、
ビットマップメモリ（ＢＭＭ）上に高速展開して表示出
力する情報処理装置の一部分を示している。

【００５９】図２に於いて、１はシステム全体の制御を
司るＣＰＵであり、ここでは、システムバス（Ｍ Bus）
６、バス変換装置（Ｍ Bus／Ｓ Bus変換装置）４、Ｉ／
Ｏバス（Ｓ Bus）７等を介して、図１（ｃ）のスレーブ
コントローラに相当するＳバスインターフェイス装置
（Ｓ BusＩ／Ｆ）５がインターフェイス接続される。

【００６０】２は高速データ転送の制御対象となるＩ／
Ｏ装置であり、具体的には例えばＣＰＵ１の制御の下に
画像データの圧縮／伸長処理を含む二値画像処理制御を
実行する二値画像処理制御装置により実現される。

【００６１】３は上記Ｉ／Ｏ装置２と同様に高速データ
転送の制御対象となるメモリであり、具体的には例えば
ビットマップメモリ（ＢＭＭ）のアクセス機構を所有す
る表示制御装置により実現される。

【００６２】４はシステムバス（Ｍ Bus）６と、Ｉ／Ｏ
バス（Ｓ Bus）７との間のバスインターフェイスをとる
バス変換装置（Ｍ Bus／Ｓ Bus変換装置）であり、ここ
では、サンマイクロシステム社が開発したＭ Bus，Ｓ B
usの規格に従うバス構造としている。

【００６３】５は図１（ｃ）のスレーブコントローラに
相当する、ＣＰＵ１にスレーブ同期するＳバスインター
フェイス装置（Ｓ BusＩ／Ｆ）であり、ＣＰＵ１が図４
に示す特定の論理アドレス空間（ゴースト空間）をアク
セスしたことを検出して、Ｉ／Ｏ装置２−メモリ装置３
間の高速データ転送制御を実行するもので、その内部の
構成を図３に示している。

【００６４】８はＩ／Ｏ側の内部バスに相当する３２ビ
ット幅のバス（Ｉ Bus）であり、このバス８を介してＩ
／Ｏ装置２とメモリ装置３との間でダイレクトに高速デ
ータ転送が行なわれる。具体的には、Ｉ／Ｏ装置２に資
源区分される二値画像処理制御装置で伸張処理された画
像データがメモリ装置３に資源区分される表示制御装置
に高速転送され、ビットマップメモリ（ＢＭＭ）上に高
速展開される。

【００６５】図３は上記Ｓバスインターフェイス装置
（Ｓ BusＩ／Ｆ）５の内部の構成を示すブロック図であ
る。図３に於いて、５１はＳバスインターフェイス（Ｓ
BusーＩ／Ｆ）部であり、Ｉ／Ｏバス（Ｓ Bus）７の制
御ライン７３に接続されて、データサイズのデコード信
号、アクノリッジ信号を出力する制御信号出力ロジック
（Ｓ Bus-Ack）５１ａ、Ｉ／Ｏバス（Ｓ Bus）７とＩ／
Ｏ側内部バス８のバスサイクル信号を生成するバスサイ
クル生成ロジック（Ｓ Bus-Cyc）５１ｂ等の機能モジュ
ールを有してなる。ここではＣＰＵ１からメモリ装置３
へのメモリライトアクセス時にアドレスデコーダ５２を
起動制御する。

【００６６】５２は、特定の論理アドレス空間のアクセ
スを検出するアドレスデコーダであり、ＣＰＵ１よりメ
モリアクセスの際に出力されたアドレスが、特定の論理
アドレス空間（ゴースト空間）であるか否かを判断し、
特定の論理アドレス空間（ゴースト空間）であるとき、
アクセラレータ５３の高速転送制御部５３ｂに起動信号
を出力する。

【００６７】５３はアドレスデコーダ５２から起動信号
が出力された際に、図５に示すようなタイミング制御の
下にＩ／Ｏ装置２からメモリ装置３への高速データ転送
制御を実行するアクセラレータであり、Ｉ／Ｏ側内部バ
ス８の制御を司る内部バス制御部５３ａ、アドレスデコ
ーダ５２からの起動信号により、ＣＰＵデータの出力禁
止（切断）制御を含む高速データ転送制御を司る高速転
送制御部５３ｂ等の機能モジュールを有してなる。

【００６８】５４はＩ／Ｏバス（Ｓ Bus）７のデータラ
イン７１とＩ／Ｏ側内部バス８のデータライン８１との
間に介在されるデータバッファであり、ＣＰＵ１よりメ
モリライトアクセスの際に出力されたメモリアドレス
が、特定の論理アドレス空間（ゴースト空間）であると
き、図５（ｉ）に示すように、アクセラレータ５３の制
御の下にＣＰＵデータ（メモリライトデータ）のＩ／Ｏ
側内部バス８への出力が禁止（切断）される。

【００６９】５５はＩ／Ｏバス（Ｓ Bus）７のアドレス
ライン７２とＩ／Ｏ側内部バス８のアドレスライン８２
との間に介在されるアドレスラッチ回路であり、アドレ
スライン７２上のメモリアドレスをアクセラレータ５３
の制御の下にラッチする。

【００７０】８３はＩ／Ｏ側内部バス８の制御ラインで
あり、Ｉ／Ｏ装置２との間でやり取りされる信号の制御
ライン８３ａと、メモリ装置３との間でやり取りされる
信号の制御ライン８３ｂでなる。ここで、制御ライン８
３ａの信号には、図５（ａ）乃至（ｃ）に示すように、
Ｉ／Ｏ装置２に送出されるチップセレクト信号（ＣＳ
１）、及びリード／ライト制御信号（Ｒ（−）／Ｗ１）
と、Ｉ／Ｏ装置２から送られるアクノリッジ信号（ＡＣ
Ｋ１）等が含まれ、制御ライン８３ｂの信号には、図５
（ｄ）乃至（ｆ）に示すように、メモリ装置３に送出さ
れるチップセレクト信号（ＣＳ２）、及びリード／ライ
ト制御信号（Ｒ（−）／Ｗ２）と、メモリ装置３から送
られるアクノリッジ信号（ＡＣＫ２）等が含まれる。

【００７１】図４は本発明の実施例に於ける、特定の論
理アドレス空間（以下ゴースト空間と称す）の定義の一
例を、ＣＰＵ１が各論理アドレス空間をアクセスする際
のバス上のデータ及びアドレスの状態を含めて示したも
ので、ここでは、論理空間上に於いて、ＢＭＭ空間がメ
モリ領域に当たり、ゴースト空間が仮想領域に当たる。
即ち、ＣＰＵ１がＢＭＭ空間をライトアクセスしたとき
は、図３に示す、データバッファ５４、及びアドレスラ
ッチ回路５５を介して通常のメモリライトが行なわれ、
ＣＰＵ１がゴースト空間をライトアクセスしたときは、
ＣＰＵ１から出力されるメモリライトデータのデータバ
ッファ５４からの出力が禁止（切断）されて、アクセラ
レータ５３の制御による高速データ転送（ここではビッ
トマップメモリ（ＢＭＭ）上への画像データの高速展開
処理）が実行される。

【００７２】図５はＣＰＵ１がゴースト空間をライトア
クセスした際のアクセラレータ５３により実行制御され
る高速データ転送処理に於けるデータ転送制御タイミン
グを示すタイムチャートであり、Ｉ／Ｏ装置２からリー
ドされたデータ（DATA 1）がＩ／Ｏ側内部バス８上に出
力されるまで（ｇ）、メモリ装置３へのチップセレクト
信号（ＣＳ２）に従うアドレス指定及びライト指定を待
たせ（ｄ）、Ｉ／Ｏ側内部バス８上のデータがメモリ装
置３に入力され（DATA 2）ライトされるまで（ｈ）、デ
ータバッファ５４のデータ出力（DATA 3）を禁止してい
る、即ちＩ／Ｏ側内部バス８のデータライン８１がハイ
インピーダンス（High-Z）状態になっている（ｉ）様子
がよく理解できる。

【００７３】図６は、通常のメモリアクセス、例えばＣ
ＰＵ１がＢＭＭ空間をアクセスしたときのメモリアクセ
スタイミングを示すタイムチャートであり、実線はリー
ドアクセス時、破線はライトアクセス時を示す。

【００７４】図７は本発明を適用した具体的な装置の構
成例を示すブロック図である。この図７に示す装置は、
主に圧縮された２値画像データを２値画像処理制御装置
９０Ｂにより伸張して、表示制御装置９０Ａを介し、画
面に表示を行なう情報処理装置の一部分である。この例
では、伸張後の画像データを如何に速く表示させるかと
いう要請のもとに生まれた技術である。

【００７５】図中、表示制御装置９０Ａは資源の区分か
ら見て図１（ｃ）のメモリに相当し、２値画像処理制御
装置９０Ｂは図１（ｃ）のＩ／Ｏに相当する。また、Ｓ
BusＩ／Ｆ装置は、図１（ｃ）のスレーブコントローラ
に相当する。

【００７６】この実施例の装置ではＩ／Ｏに相当する２
値画像処理制御装置９０Ｂからメモリに相当する表示制
御装置９０Ａへのデータ転送機能に本発明を適用してお
り、この転送機能を高速展開転送と称している。また、
この実施例では使用するＩ／Ｏポート及び仮想領域が固
定されているため、スレーブコントローラではこれらの
割付けのためのロジック及び制御手段を持っていない。

【００７７】上記構成に於いて、ＣＰＵがＢＭＭ空間を
アクセスしている場合は、ＣＰＵと論理空間、そして物
理空間との関係は図４の（２）に示す通り、通常の転送
動作が行なわれている。ＣＰＵがゴースト空間をアクセ
スした場合は論理空間に於いてはＩ／Ｏポートからゴー
スト空間に伸張画像データの高速展開転送が行なわれ
る。物理空間に於いてはＩ／Ｏに相当する２値画像処理
制御装置９０Ｂのデータレジスタからメモリに相当する
表示制御装置９０Ａの実メモリへ伸張画像データのＤＭ
Ａ転送が行なわれる。このとき、ゴースト空間に対して
は図４に示すアドレス（３）のみが供給され、ＣＰＵか
らのライトデータ（４）は出力を切断される。

【００７８】この際の制御はＣＰＵにスレーブ同期した
Ｓ BusＩ／Ｆ装置によって行なわれる。ＣＰＵがゴース
ト空間にライト動作を行なうと、Ｓ BusＩ／Ｆ装置のア
ドレスデコーダがゴースト空間へのライトアクセスであ
ることを判定し、高速展開転送制御機能を起動させる。

【００７９】次に、アドレスをラッチした後、ＣＰＵか
らのライトデータ出力にてバッファの出力をハイ・イン
ピーダンス状態にすることにより出力の切断を行なう。
そして内部バス制御機能では高速展開制御タイミングに
示すように、２値画像制御装置のデータレジスタに対し
てリード動作を始める。

【００８０】内部バス上にデータが出力されると２値画
像処理制御装置９０Ｂからアクノリッジ信号が出力さ
れ、内部バス制御機能は２値画像処理制御装置９０Ｂの
リードサイクル状態を保持したまま、表示制御装置９０
Ａへライト動作を始める。

【００８１】内部バス上のデータはそのまま表示制御装
置９０Ａへライトされて、表示制御装置９０Ａからアク
ノリッジ２信号が出力されると、Ｓ BusＩ／Ｆ装置が表
示制御装置９０Ａへのライトサイクルと、２値画像処理
制御装置９０Ｂへのリードサイクルを終了し、データバ
ッファの出力切断を終了し、Ｓ Busにアクノリッジ信号
を出力する。

【００８２】ここで上記各図を参照しながら本発明の実
施例に於ける動作を説明する。ＣＰＵ１が図４に示すＢ
ＭＭ空間をアクセスしているときは、ＣＰＵ１と論理空
間、そして物理空間との関係は、図４の（２）に示すよ
うに、通常の転送動作が行なわれる。

【００８３】この際は、アクセラレータ５３の高速転送
制御部５３ｂが起動されず、データバッファ５４を介し
て、図６に示すような動作タイミングでメモリ装置３へ
のリード／ライトアクセスが行なわれる。このＢＭＭ空
間をアクセスしている際のＩ／Ｏ側内部バス８上での転
送データの流れを図２に（１），（２）で示す。

【００８４】次に、ＣＰＵ１がゴースト空間をアクセス
した場合は、論理空間に於いてはＩ／Ｏポートからゴー
スト空間に伸張画像データの高速転送が行なわれる。物
理空間に於いてはＩ／Ｏ装置２となる二値画像処理装置
のデータレジスタからメモリ装置３となる表示制御装置
の実メモリへ伸張画像データのダイレクト転送が行なわ
れる。この際のＩ／Ｏ側内部バス８上での転送データの
流れを図２に（３）で示す。

【００８５】このゴースト空間をアクセスしていると
き、ゴースト空間に対しては、図４の（３）に示すよう
に、アドレスのみが供給され、ＣＰＵからのライトデー
タは、図４の（４）に示すように、出力が禁止（切断）
される。

【００８６】この際の制御は、ＣＰＵ１にスレーブ同期
したＳバスインターフェイス装置（Ｓ BusＩ／Ｆ）５に
よって行なわれる。ＣＰＵ１がゴースト空間にライト動
作を行なうと、Ｓバスインターフェイス装置（Ｓ BusＩ
／Ｆ）５のアドレスデコーダ５２がゴースト空間へのラ
イトアクセスであることを判定して、アクセラレータ５
３の内部バス制御部５３ａ及び高速転送制御部５３ｂを
起動させる。

【００８７】アクセラレータ５３の高速転送制御部５３
ｂは、先ずアドレスラッチ回路５５をイネーブルにし、
Ｉ／Ｏバス（Ｓ Bus）７に設けられたアドレスライン７
２上のアドレスをアドレスラッチ回路５５にラッチした
後、データバッファ５４のライトデータ出力を禁止（切
断）状態（ハイインピーダンス状態）にする。

【００８８】アクセラレータ５３の内部バス制御部５３
ａは、図５に示す高速データ転送制御タイミングで、Ｉ
／Ｏ装置２となる二値画像制御装置のデータレジスタに
対してリード動作を開始する（図５（ａ），（ｂ）参
照）。

【００８９】Ｉ／Ｏ装置２となる二値画像制御装置から
リードされたデータがＩ／Ｏ側内部バス８上に出力され
ると、Ｉ／Ｏ装置２となる二値画像処理装置からアクノ
リッジ信号（ＡＣＫ１）が出力される（図５（ｃ），
（ｇ）参照）。

【００９０】アクセラレータ５３の内部バス制御部５３
ａは、制御ライン８３ａを介して、アクノリッジ信号
（ＡＣＫ１）を受けると、Ｉ／Ｏ装置２となる二値画像
処理装置へのリードサイクルを状態保持したまま、メモ
リ装置３となる表示制御装置へライト動作を開始する
（図５（ｂ）〜（ｄ）参照）。

【００９１】これによりＩ／Ｏ側内部バス８上のデータ
はそのままメモリ装置３となる表示制御装置へライトさ
れる（図５（ｈ）参照）。メモリ装置３となる表示制御
装置へのデータライト終了に伴い、メモリ装置３となる
表示制御装置から、アクノリッジ信号（ＡＣＫ２）が出
力される（図５（ｆ）参照）。

【００９２】Ｓバスインターフェイス装置（Ｓ BusＩ／
Ｆ）５は、制御ライン８３ｂを介して、メモリ装置３と
なる表示制御装置からアクノリッジ信号（ＡＣＫ２）を
受けると、メモリ装置３となる表示制御装置へのライト
サイクルと、Ｉ／Ｏ装置２となる二値画像処理制御装置
へのリードサイクルを終了し、データバッファ５４の出
力禁止（切断）状態を解除して、Ｉ／Ｏバス（Ｓ Bus）
７の制御ライン７３にアクノリッジ信号を出力する。

【００９３】このようにして、ＣＰＵ１が通常のメモリ
ライトを実行しながら、Ｉ／Ｏ装置２からメモリ装置３
への高速データ転送が可能になり、高速データ転送中に
特定のバスマスタが資源が占有されないことから、別タ
スクからも資源を利用することができる。

【００９４】上記した実施例の動作は、Ｉ／Ｏ装置２か
らメモリ装置３への高速データ転送処理であったが、以
下にメモリ装置３からＩ／Ｏ装置２へのデータ転送、及
びＩ／Ｏ装置２からＩ／Ｏ装置２へのデータ転送につい
て各実施例の動作を説明する。 １）．メモリ装置３か
らＩ／Ｏ装置２へのデータ転送 メモリ装置３からＩ／Ｏ装置２へのデータ転送に於い
て、Ｓバスインターフェイス装置（Ｓ BusＩ／Ｆ）５
は、ＣＰＵ１から出力されたメモリリードアドレスをラ
ッチして、そのアドレスをデコードし、ゴースト空間へ
のリードアクセスであることを認識すると、メモリ装置
３からのメモリリード終了出力を待たせ、メモリ装置３
からＩ／Ｏ側内部バス８上に出力されたデータをＩ／Ｏ
装置２に書き込んだ後に、上記メモリリード終了をＣＰ
Ｕ１へ通知する。

【００９５】これにより、ＣＰＵ１が通常のメモリリー
ドを実行しながらメモリ装置３−Ｉ／Ｏ装置２間での高
速データ転送が可能になり、メモリ装置３−Ｉ／Ｏ装置
２間の高速データ転送中に特定のバスマスタが資源を占
有しないことから、別タスクから資源を利用できる。

【００９６】 ２）．メモリ装置３からメモリ装置３へのデータ転送
（１） メモリ装置３からメモリ装置３へのデータ転送に於い
て、Ｓバスインターフェイス装置（Ｓ BusＩ／Ｆ）５
は、ＣＰＵ１から出力されたメモリリードアドレスをラ
ッチして、そのアドレスをデコードし、ゴースト空間へ
のリードアクセスであることを認識すると、データバッ
ファ５４のＩ／Ｏバス（Ｓ Bus）７側の入出力を無効に
し、Ｉ／Ｏ側内部バス８側の入出力のみを有効にして、
メモリ装置３からのメモリリード終了出力を待たせ、メ
モリ装置３からＩ／Ｏ側内部バス８上に出力されたリー
ドデータをデータバッファ５４にラッチする。

【００９７】データバッファ５４にラッチしたデータを
メモリ装置３に書き込み、メモリ装置３からのメモリラ
イト終了出力を待って、メモリリード終了をＣＰＵ１に
通知する。

【００９８】これにより、ＣＰＵ１が通常のメモリリー
ドを実行しながらメモリ−メモリ間での高速データ転送
が可能になり、メモリ−メモリ間の高速データ転送中に
特定のバスマスタが資源を占有しないことから、別タス
クからも資源を利用できる。

【００９９】 ３）．メモリ装置３からメモリ装置３へのデータ転送
（２） メモリ装置３からメモリ装置３へのデータ転送に於い
て、Ｓバスインターフェイス装置（Ｓ BusＩ／Ｆ）５
は、ＣＰＵ１から出力されたメモリライトアドレスをラ
ッチして、そのアドレスをデコードし、ゴースト空間へ
のライトアクセスであることを認識すると、データバッ
ファ５４のＩ／Ｏバス（Ｓ Bus）７側の入出力を無効に
し、Ｉ／Ｏ側内部バス８側の入出力のみを有効にして、
メモリ装置３へのアドレス指定及びライト指定を待たせ
る。

【０１００】そしてメモリ装置３からデータを読出し、
その読出したデータをデータバッファ５４にラッチす
る。メモリ装置３からのデータをラッチ後、メモリ装置
３へメモリアドレス指定とライト指定を出力し、上記ラ
ッチデータをＩ／Ｏ側内部バス８上に出力してＩ／Ｏ装
置２に書き込み、データバッファ５４をＩ／Ｏバス（Ｓ
Bus）７に開放する。

【０１０１】これにより、ＣＰＵ１が通常のメモリライ
トを実行しながらメモリ−メモリ間での高速データ転送
が可能になり、メモリ−メモリ間の高速データ転送中に
特定のバスマスタが資源を占有しないことから、別タス
クからも資源を利用できる。

【０１０２】以上の実施例はいずれもＣＰＵ１がアドレ
ス指定を行なう構成であったが、Ｓバスインターフェイ
ス装置（Ｓ BusＩ／Ｆ）５にアドレス生成機能をもたせ
た実施例の構成を図８に示す。

【０１０３】この図８に示す構成が図３に示す実施例の
構成と特に異なるところは、Ｓバスインターフェイス装
置（Ｓ BusＩ／Ｆ）５に、アドレスカウンタ５６を設
け、このアドレスカウンタ５６に、Ｉ／Ｏバス（Ｓ Bu
s）７のデータライン７１を介して、ＣＰＵ１からアド
レス初期値を設定する構成としている。

【０１０４】このアドレスカウンタ５６を用いて、メモ
リ装置３からメモリ装置３へのデータ転送、メモリ装置
３からＩ／Ｏ装置２へのデータ転送等を行なうことによ
り、資源が占有されることなく、ＤＭＡコントローラを
用いたＤＭＡ転送により近い高速データ転送が可能とな
る。

【０１０５】この図８に示す構成では、ＣＰＵ１よりＩ
／Ｏバス（Ｓ Bus）７を介してアドレスカウンタ５６に
アドレス初期値をセットし、例えばメモリ装置３からメ
モリ装置３へのデータ転送に於いては、データバッファ
５４にラッチしたデータをメモリ装置３にライトする
際、メモリライト終了毎に、アクセラレータ５３の制御
でアドレスカウンタ５６のメモリアドレスを指定値分、
インクリメント又はデクリメントする。このようなアド
レス発行機能をＳバスインターフェイス装置（ＳBusＩ
／Ｆ）５に設けることにより、よりＤＭＡコントローラ
を用いたＤＭＡ転送に近い高速データ転送が可能とな
り、この高速データ転送中に特定のバスマスタが資源を
占有しないことから、別タスクから資源を利用できる。

【０１０６】尚、上記した実施例では、伸張画像データ
の画面表示を速く行なう目的で高速展開転送を行ない、
又、タスク間でのＢＭＭ空間の通常アクセスと高速展開
転送との競合をなくす目的でゴースト空間の設置による
データ転送機能の選択実行機能を設けたスレーブコント
ローラを例に示したが、本発明はこれに限らず、デバイ
ス間で高速データ転送が必要な各種のシステムに適用で
き、スレーブコントローラの機能を汎用化することで既
存のＤＭＡコントローラにとって代わることができる。

【０１０７】

【発明の効果】以上詳記したように、本発明によれば、
資源を占有することなく、Ｉ／Ｏ−メモリ間、メモリ−
メモリ間等に於ける高速データ転送が可能なシステムを
構築できる。

【０１０８】更に本発明に於いては、ＤＭＡコントロー
ラを用いた構成と同様にデータ転送のための専用ハード
ウェア（スレーブコントローラ）を持つことにより、Ｄ
ＭＡ転送による高速データ転送を行なうことができる。
また、専用データ転送を行なうことができる。

【０１０９】また、専用コントローラがＣＰＵのメモリ
アクセスに同期してスレーブ動作し、ＣＰＵによって生
成されたアドレスを用いて転送を行なうので転送先また
は転送元のアドレス指定を自由に制御することができ
る。

【０１１０】又、本発明に於いて、通常の転送やオペレ
ーションは、その対象とするメモリ領域をアクセスする
ことによって行ない、上記のような高速データ転送は仮
想領域をアクセスすることによって行なうことができ
る。

【０１１１】即ち、本発明によれば、Ｉ／Ｏーメモリ間
のデータ転送制御に於いて、ＣＰＵから出力されたメモ
リライトアドレスをもとに高速データ転送モードを認識
する手段と、高速データ転送モードを認識した際にＣＰ
Ｕのデータバス出力を切断し、メモリへのアドレス指定
及びライト指定を待たせる手段と、データバス出力を切
断後、Ｉ／Ｏからデータを読出し、同データがバス上に
出力された時点でメモリへアドレス指定とライト指定を
出力する手段と、Ｉ／Ｏデータがメモリへ書き込まれた
ことを確認してＣＰＵへメモリライトの終了を通知し、
上記データバス出力の切断を解除する手段とを備え、Ｃ
ＰＵが通常のメモリライトを実行しながらＩ／Ｏーメモ
リ間で高速データ転送を行なう構成としたことにより、
Ｉ／Ｏーメモリ間の高速データ転送が可能となり、Ｉ／
Ｏーメモリ間の高速データ転送中に特定のバスマスタに
より資源が占有されないことから、Ｉ／Ｏーメモリ間の
高速データ転送中に於いても資源を別タスクが利用でき
る。

【０１１２】又、本発明によれば、メモリ−Ｉ／Ｏ間の
高速データ転送制御機能をもつ情報処理装置に於いて、
ＣＰＵから出力されたメモリリードアドレスをもとに高
速データ転送モードを認識する手段と、高速データ転送
モードを認識した際にメモリへのアドレス指定を待た
せ、Ｉ／Ｏからデータを読出す手段と、同データがバス
上に出力された時点でメモリへアドレス指定とライト指
定を出力する手段と、メモリへデータが書き込まれたこ
とを確認してＣＰＵへメモリリードの終了を通知する手
段とを備え、ＣＰＵが通常のメモリリードを実行しなが
らＩ／Ｏ−メモリ間で高速データ転送を行なえる構成と
したことにより、Ｉ／Ｏ−メモリ間の高速データ転送中
に特定のバスマスタにより資源が占有されない。

【０１１３】又、本発明によれば、メモリーＩ／Ｏ間の
データ転送制御に於いて、ＣＰＵから出力されたメモリ
リードアドレスをもとに高速データ転送モードを認識す
る手段と、高速データ転送モードを認識した際にメモリ
からのメモリリード終了出力を待たせる手段と、メモリ
からバス上に出力されたデータをＩ／Ｏに書き込んだ
後、メモリリード終了をＣＰＵへ出力する手段とを備
え、ＣＰＵが通常のメモリリードを実行しながらメモリ
ーＩ／Ｏ間の高速データ転送が可能な構成としたことに
より、メモリーＩ／Ｏ間の高速データ転送中に特定のバ
スマスタにより資源が占有されないことから、メモリー
Ｉ／Ｏ間の高速データ転送中に於いても資源を別タスク
が利用できる。

【０１１４】又、本発明によば、メモリ−Ｉ／Ｏ間の高
速データ転送制御機能をもつ情報処理装置に於いて、Ｃ
ＰＵから出力されたメモリライトアドレスをもとに高速
データ転送モードを認識する手段と、高速データ転送モ
ードを認識した際にＣＰＵのデータバス出力を切断し、
メモリライトアドレスに基づいてメモリからデータを読
出す手段と、同データがバス上に出力された時点でＩ／
Ｏに書き込み、メモリライト終了をＣＰＵへ出力して上
記データバスの出力切断を解除する手段とを備え、ＣＰ
Ｕへ通常のメモリライトを実行しながらメモリからＩ／
Ｏへ高速データ転送が行なえる構成としたこにより、メ
モリ−Ｉ／Ｏ間の高速転送中に特定のバスマスタにより
資源が占有されない。

【０１１５】又、本発明によれば、メモリ−Ｉ／Ｏ間の
高速データ転送制御機能をもつ情報処理装置に於いて、
ＣＰＵから出力されたメモリライトアドレスをもとに高
速データ転送モードを認識する手段と、高速データ転送
モードを認識した際にＣＰＵのデータバス出力を切断
し、メモリライトアドレスに基づいてメモリからデータ
を読出す手段と、同データがバス上に出力された時点で
Ｉ／Ｏに書き込む手段と、Ｉ／Ｏライト終了後、ＣＰＵ
のデータバス出力を解放してメモリライトアドレスにＣ
ＰＵの出力データをライトし、メモリライト終了をＣＰ
Ｕへ出力する手段とを備え、ＣＰＵが通常のメモリライ
トを実行しながらメモリからＩ／Ｏへ高速データ転送を
行なうとともに、転送後の番地にＣＰＵからの出力デー
タをライトできる構成としたことにより、メモリ−Ｉ／
Ｏ間の高速転送中に特定のバスマスタにより資源が占有
されず、かつ転送後の番地にＣＰＵからの出力データを
ライトできる。

【０１１６】又、本発明によれば、メモリ−Ｉ／Ｏ間の
高速データ転送制御機能をもつ情報処理装置に於いて、
ＣＰＵから出力されたメモリライトアドレスをもとに高
速データ転送モードを認識する手段と、高速データ転送
モードを認識した際にメモリにＣＰＵのデータ出力を書
き込む手段と、メモリにデータが書き込まれた時点でＣ
ＰＵのデータバス出力をラッチし、Ｉ／Ｏに書き込む手
段と、Ｉ／Ｏライト終了後、メモリライト終了をＣＰＵ
へ出力し、データバス上のラッチを解除する手段とを備
え、ＣＰＵが通常のメモリライトを実行しながらメモリ
からＩ／Ｏへ高速データ転送を行なうことができる構成
としたことにより、メモリ−Ｉ／Ｏ間の高速転送中に特
定のバスマスタにより資源が占有されない。

【０１１７】又、本発明によれば、メモリーメモリ間の
データ転送に於いて、ＣＰＵから出力されたメモリリー
ドアドレスをもとに高速データ転送モードを認識する手
段と、高速データ転送モードを認識した際にメモリから
のメモリリード終了出力を待たせる手段と、メモリから
バス上に出力されたリードデータをラッチする手段と、
ラッチされたデータをメモリに書き込み、メモリからの
メモリライト終了出力を検出してメモリリード終了をＣ
ＰＵに出力する手段とを有して、ＣＰＵが通常のメモリ
リードを実行しながらメモリからメモリへの高速データ
転送が可能な構成としたことにより、メモリーメモリ間
の高速データ転送中に特定のバスマスタにより資源が占
有されないことから、メモリーメモリ間の高速データ転
送中に於いても資源を別タスクが利用できる。

【０１１８】又、本発明は、メモリーメモリ間の高速デ
ータ転送制御機能をもつ情報処理装置に於いて、ＣＰＵ
から出力されたメモリライトアドレスをもとに高速デー
タ転送モードを認識する手段と、高速データ転送モード
を認識した際にＣＰＵのデータバス出力を切断し、メモ
リへのアドレス指定及びライト指定を待たせる手段と、
データバス出力切断後、メモリからデータを読出す手段
と、メモリから読出したデータをラッチする手段と、メ
モリからのデータをラッチ後、メモリへメモリアドレス
指定とライト指定を出力し、ラッチデータをデータバス
上に出力してメモリに書き込み、データバス出力の切断
を解除する手段とを有して、ＣＰＵが通常のメモリライ
トを実行しながらメモリからメモリへの高速データ転送
が可能な構成としたことにより、メモリーメモリ間の高
速データ転送中に特定のバスマスタにより資源が占有さ
れないことから、メモリーメモリ間の高速データ転送中
に於いても資源を別タスクが利用できる。

【０１１９】又、本発明によれば、論理アドレス空間内
に物理アドレス空間のメモリ領域又はＩ／Ｏ領域又はレ
ジスタ領域をマッピングしている情報処理装置に於い
て、メモリ領域又はＩ／Ｏ領域又はレジスタ領域である
物理領域と大きさの仮想領域をアクセスする際に特定の
データ転送機能を起動させる構成としたことにより、Ｉ
／Ｏ−メモリ間、メモリ−メモリ間等の直接的なアクセ
ス（ダイレクトメモリアクセス）による高速データ転送
が行なえ、かつこの高速データ転送機関に於いて資源を
占有せずに別タスクからも資源の利用が可能な、自由度
の高いデータ転送機能が実現できる。

【図面の簡単な説明】

【図１】本発明の基本構成を従来技術と対比して示すブ
ロック図（（ａ）はＣＰＵが介在する通常のＩ／Ｏ−メ
モリ間の従来のデータ転送機構の構成を示すブロック
図、（ｂ）はＤＭＡコントローラを用いた従来のデータ
転送機構の構成を示すブロック図、（ｃ）は本発明の基
本構成を示すブロック図）。

【図２】図１（ｃ）に示すデータ転送方式を具現化した
本発明の一実施例を示すブロック図。

【図３】図２に示すＳバスインターフェイス装置（Ｓ B
usＩ／Ｆ）の構成を示すブロック図。

【図４】本発明の実施例に於ける、特定の論理アドレス
空間（ゴースト空間）の定義の一例を、ＣＰＵが各論理
アドレス空間をアクセスする際のバス上のデータ及びア
ドレスの状態を含めて示す動作説明図。

【図５】本発明の実施例に於ける、Ｓバスインターフェ
イス装置（Ｓ BusＩ／Ｆ）の制御による、ゴースト空間
アクセス時の高速データ転送制御タイミングを示すタイ
ムチャート。

【図６】本発明の実施例に於ける通常のデータ転送制御
タイミングを示すタイムチャート。

【図７】本発明を適用した具体的な装置の構成例を示す
ブロック図。

【図８】本発明の他の実施例に於けるＳバスインターフ
ェイス装置（Ｓ BusＩ／Ｆ）の構成を示すブロック図。

【符号の説明】

１…ＣＰＵ、２…Ｉ／Ｏ装置、３…メモリ装置、４…バ
ス変換装置（Ｍ Bus／Ｓ Bus変換装置）、５…Ｓバスイ
ンターフェイス装置（Ｓ BusＩ／Ｆ）、６…システムバ
スバス（Ｍ Bus）、７…Ｉ／Ｏバス（Ｓ Bus）、８…Ｉ
／Ｏ側内部バス、５１…Ｓバスインターフェイス（Ｓ B
usーＩ／Ｆ）部、５２…アドレスデコーダ、５３…アク
セラレータ、５４…データバッファ、５５…アドレスラ
ッチ回路、５６…アドレスカウンタ、７１…データライ
ン、７２…アドレスライン、７３…、８１…データライ
ン、８２…アドレスライン、８３…制御ライン。

Claims (20)

【特許請求の範囲】
1. 【請求項１】 Ｉ／Ｏ−メモリ間の高速データ転送制御
   機能をもつ情報処理装置に於いて、ＣＰＵから出力され
   たメモリライトアドレスをもとに高速データ転送モード
   を認識する手段と、高速データ転送モードを認識した際
   にＣＰＵのデータバス出力を切断し、メモリへのアドレ
   ス指定及びライト指定を待たせる手段と、データバス出
   力を切断後、Ｉ／Ｏからデータを読出し、同データがバ
   ス上に出力された時点でメモリへアドレス指定とライト
   指定を出力する手段と、Ｉ／Ｏデータがメモリへ書き込
   まれたことを確認してＣＰＵへメモリライトの終了を通
   知し、上記データバス出力の切断を解除する手段とを具
   備して、ＣＰＵが通常のメモリライトを実行しながらＩ
   ／Ｏ−メモリ間で高速データ転送を行なうことを特徴と
   するバス制御方式。
2. 【請求項２】 メモリ−Ｉ／Ｏ間の高速データ転送制御
   機能をもつ情報処理装置に於いて、ＣＰＵから出力され
   たメモリリードアドレスをもとに高速データ転送モード
   を認識する手段と、高速データ転送モードを認識した際
   にメモリへのアドレス指定を待たせ、Ｉ／Ｏからデータ
   を読出す手段と、同データがバス上に出力された時点で
   メモリへアドレス指定とライト指定を出力する手段と、
   メモリへデータが書き込まれたことを確認してＣＰＵへ
   メモリリード終了を通知する手段とを具備して、ＣＰＵ
   が通常のメモリリードを実行しながらＩ／Ｏ−メモリ間
   で高速データ転送を行なうことを特徴とするバス制御方
   式。
3. 【請求項３】 メモリ−Ｉ／Ｏ間の高速データ転送制御
   機能をもつ情報処理装置に於いて、ＣＰＵから出力され
   たメモリリードアドレスをもとに高速データ転送モード
   を認識する手段と、高速データ転送モードを認識した際
   にメモリからのメモリリード終了出力を待たせる手段
   と、メモリからバス上に出力されたデータをＩ／Ｏに書
   き込んだ後、メモリリード終了をＣＰＵへ出力する手段
   とを有し、ＣＰＵが通常のメモリリードを実行しながら
   メモリからＩ／Ｏへ高速データ転送を行なうことを特徴
   とするバス制御方式。
4. 【請求項４】 メモリ−Ｉ／Ｏ間の高速データ転送制御
   機能をもつ情報処理装置に於いて、ＣＰＵから出力され
   たメモリライトアドレスをもとに高速データ転送モード
   を認識する手段と、高速データ転送モードを認識した際
   にＣＰＵのデータバス出力を切断し、メモリライトアド
   レスに基づいてメモリからデータを読出す手段と、同デ
   ータがバス上に出力された時点でＩ／Ｏに書き込み、メ
   モリライト終了をＣＰＵへ出力して上記データバスの出
   力切断を解除する手段とを具備して、ＣＰＵへ通常のメ
   モリライトを実行しながらメモリからＩ／Ｏへ高速デー
   タ転送を行なうことを特徴とするバス制御方式。
5. 【請求項５】 メモリ−Ｉ／Ｏ間の高速データ転送制御
   機能をもつ情報処理装置に於いて、ＣＰＵから出力され
   たメモリライトアドレスをもとに高速データ転送モード
   を認識する手段と、高速データ転送モードを認識した際
   にＣＰＵのデータバス出力を切断し、メモリライトアド
   レスに基づいてメモリからデータを読出す手段と、同デ
   ータがバス上に出力された時点でＩ／Ｏに書き込む手段
   と、Ｉ／Ｏライト終了後、ＣＰＵのデータバス出力を解
   放してメモリライトアドレスにＣＰＵの出力データをラ
   イトし、メモリライト終了をＣＰＵへ出力する手段とを
   具備して、ＣＰＵが通常のメモリライトを実行しながら
   メモリからＩ／Ｏへ高速データ転送を行なうとともに、
   転送後の番地にＣＰＵからの出力データをライトするこ
   とを特徴とするバス制御方式。
6. 【請求項６】 メモリ−Ｉ／Ｏ間の高速データ転送制御
   機能をもつ情報処理装置に於いて、ＣＰＵから出力され
   たメモリライトアドレスをもとに高速データ転送モード
   を認識する手段と、高速データ転送モードを認識した際
   にメモリにＣＰＵのデータ出力を書き込む手段と、メモ
   リにデータが書き込まれた時点でＣＰＵのデータバス出
   力をラッチし、Ｉ／Ｏに書き込む手段と、Ｉ／Ｏライト
   終了後、メモリライト終了をＣＰＵへ出力し、データバ
   ス上のラッチを解除する手段とを具備して、ＣＰＵが通
   常のメモリライトを実行しながらメモリからＩ／Ｏへ高
   速データ転送を行なうことを特徴とするバス制御方式。
7. 【請求項７】 メモリ−メモリ間の高速データ転送制御
   機能をもつ情報処理装置に於いて、ＣＰＵから出力され
   たメモリリードアドレスをもとに高速データ転送モード
   を認識する手段と、高速データ転送モードを認識した際
   にメモリからのメモリリード終了出力を待たせる手段
   と、メモリからバス上に出力されたリードデータをラッ
   チする手段と、ラッチされたデータをメモリに書き込
   み、メモリからのメモリライト終了出力を検出してメモ
   リリード終了をＣＰＵに出力する手段とを有し、ＣＰＵ
   が通常のメモリリードを実行しながらメモリからメモリ
   へ高速なデータ転送を行なうことを特徴とするバス制御
   方式。
8. 【請求項８】 メモリ−メモリ間の高速データ転送制御
   機能をもつ情報処理装置に於いて、ＣＰＵから出力され
   たメモリライトアドレスをもとに高速データ転送モード
   を認識する手段と、高速データ転送モードを認識した際
   にＣＰＵのデータバス出力を切断し、メモリへのアドレ
   ス指定及びライト指定を待たせる手段と、データバス出
   力切断後、メモリからデータを読出す手段と、メモリか
   ら読出したデータをラッチする手段と、メモリからのデ
   ータをラッチ後、メモリへメモリアドレス指定とライト
   指定を出力し、ラッチデータをデータバス上に出力して
   メモリに書き込み、データバス出力の切断を解除する手
   段とを有し、ＣＰＵが通常のメモリライトを実行しなが
   らメモリからメモリへ高速データ転送を行なうことを特
   徴とするバス制御方式。
9. 【請求項９】 ラッチデータをメモリにライトする際、
   メモリライト終了毎にメモリアドレスを指定値分インク
   リメント又はデクリメントするアドレス生成手段を有し
   て、転送先メモリアドレスをＣＰＵからのアドレス指定
   に代わり発行する請求項７記載のバス制御方式。
10. 【請求項１０】 メモリリードデータをラッチする際、
    メモリリード終了毎にメモリアドレスを指定値分インク
    リメントまたはデクリメントするアドレス生成手段を有
    して、転送元メモリアドレスをＣＰＵからのアドレス指
    定に代わり発行する請求項８記載のバス制御方式。
11. 【請求項１１】 論理アドレス空間内に物理アドレス空
    間のメモリ領域又はＩ／Ｏ領域又はレジスタ領域をマッ
    ピングしている情報処理装置に於いて、メモリ領域又は
    Ｉ／Ｏ領域又はレジスタ領域である物理領域と同じ大き
    さの仮想領域を論理アドレス空間内にマッビングする手
    段と、仮想領域へＣＰＵがリードまたはライトしたとき
    に、物理領域に対する特定のデータ転送機能を起動させ
    る手段と、マッピングされた仮想領域を開放する手段と
    を有して、ＣＰＵが物理領域と同じ大きさの仮想領域を
    アクセスする際に特定のデータ転送機能を起動させるこ
    とを特徴とするバス制御方式。
12. 【請求項１２】 特定のデータ転送機能は、ＣＰＵから
    出力されたメモリライトアドレスをもとに高速データ転
    送モードを認識してＣＰＵのデータバス出力を切断し、
    メモリへのアドレス指定及びライト指定を待たせる手段
    と、データバス出力を切断後、Ｉ／Ｏからデータを読出
    し、同データがバス上に出力された時点でメモリへアド
    レス指定とライト指定を出力する手段と、Ｉ／Ｏデータ
    がメモリへ書き込まれたことを確認してＣＰＵへメモリ
    ライトの終了を通知し、上記データバス出力の切断を解
    除する手段とを具備してなるＩ／Ｏからメモリへのデー
    タ転送手段であることを特徴とする請求項１１記載のバ
    ス制御方式。
13. 【請求項１３】 特定のデータ転送機能は、ＣＰＵから
    出力されたメモリリードアドレスをもとに高速データ転
    送モードを認識してメモリへのアドレス指定を待たせ、
    Ｉ／Ｏからのデータを読み出す手段と、同データがバス
    上に出力された時点でメモリへアドレス指定とライト指
    定を出力する手段と、メモリへデータが書き込まれたこ
    とを確認してＣＰＵへメモリリードの終了を通知する手
    段とを具備して成るＩ／Ｏからメモリへのデータ転送手
    段であることを特徴とする請求項１１記載のバス制御方
    式。
14. 【請求項１４】 特定のデータ転送機能は、ＣＰＵから
    出力されたメモリリードアドレスをもとに高速データ転
    送モードを認識してメモリからのメモリリード終了出力
    を待たせる手段と、メモリからバス上に出力されたデー
    タをＩ／Ｏに書き込んだ後、メモリリード終了をＣＰＵ
    へ出力する手段とを具備してなるメモリからＩ／Ｏへの
    データ転送手段であることを特徴とする請求項１１記載
    のバス制御方式。
15. 【請求項１５】 特定のデータ転送機能は、ＣＰＵから
    出力されたメモリライトアドレスをもとに高速データ転
    送モードを認識してＣＰＵのデータバス出力を切断し、
    メモリライトアドレスに基づいてメモリからデータを読
    出す手段と、同データがバス上に出力された時点でＩ／
    Ｏに書き込み、メモリライト終了をＣＰＵへ出力して上
    記データバスの出力切断を解除する手段とを具備して成
    るメモリからＩ／Ｏへのデータ転送手段であることを特
    徴とする請求項１１記載のバス制御方式。
16. 【請求項１６】 特定のデータ転送機能は、ＣＰＵから
    出力されたメモリライトアドレスをもとに高速データ転
    送モードを認識してＣＰＵのデータバス出力を切断し、
    メモリライトアドレスに基づいてメモリからデータを読
    出す手段と、同データがバス上に出力された時点でＩ／
    Ｏに書き込む手段と、Ｉ／Ｏライト終了後、ＣＰＵのデ
    ータバス出力を解放してメモリライトアドレスにＣＰＵ
    の出力データをライトし、メモリライト終了をＣＰＵへ
    出力する手段とを具備して成るメモリからＩ／Ｏへのデ
    ータ転送手段であることを特徴とする請求項１１記載の
    バス制御方式。
17. 【請求項１７】 特定のデータ転送機能は、ＣＰＵから
    出力されたメモリライトアドレスをもとに高速データ転
    送モードを認識してＣＰＵのデータバス出力を切断し、
    メモリライトアドレスに基づいてメモリからデータを読
    み出す手段と、同データがバス上に出力された時点でＩ
    ／Ｏに書き込む手段と、Ｉ／Ｏライト終了後、メモリラ
    イト終了をＣＰＵへ出力し、ＣＰＵのデータバス出力を
    解放する手段とを具備して成るメモリからＩ／Ｏへのデ
    ータ転送手段であることを特徴とする請求項１１記載の
    バス制御方式。
18. 【請求項１８】 特定のデータ転送機能は、ＣＰＵから
    出力されたメモリライトアドレスをもとに高速データ転
    送モードを認識してＣＰＵのデータバス出力を切断し、
    メモリライトアドレスに基づいてメモリからデータを読
    み出す手段と、同データがバス上に出力された時点でＩ
    ／Ｏに書き込む手段と、Ｉ／Ｏライト終了後、ＣＰＵの
    データバス出力を解放してメモリライトアドレスにＣＰ
    Ｕの出力データをライトし、メモリライト終了をＣＰＵ
    へ出力する手段とを具備して成るメモリからＩ／Ｏへの
    データ転送かつ、その後メモリにＣＰＵからの出力デー
    タをライトする手段であることを特徴とする請求項１１
    記載のバス制御方式。
19. 【請求項１９】 特定のデータ転送機能は、ＣＰＵから
    出力されたメモリリードアドレスをもとに高速データ転
    送モードを認識してメモリからのメモリリード終了出力
    を待たせる手段と、メモリからバス上に出力されたリー
    ドデータをラッチする手段と、ラッチされたデータをメ
    モリに書き込み、メモリからのメモリライト終了出力を
    検出してメモリリード終了をＣＰＵに出力する手段とを
    具備してなるメモリからメモリへのデータ転送手段であ
    ることを特徴とする請求項１１記載のバス制御方式。
20. 【請求項２０】 特定のデータ転送機能は、ＣＰＵから
    出力されたメモリライトアドレスをもとに高速データ転
    送モードを認識してＣＰＵのデータバス出力を切断し、
    メモリへのアドレス指定及びライト指定を待たせる手段
    と、データバス出力切断後、メモリからデータを読出す
    手段と、メモリから読出したデータをラッチする手段
    と、メモリからのデータをラッチ後、メモリへメモリア
    ドレス指定とライト指定を出力し、ラッチデータをデー
    タバス上に出力してメモリに書き込み、データバス出力
    の切断を解除する手段とを具備してなるメモリからメモ
    リへのデータ転送手段であることを特徴とする請求項１
    １記載のバス制御方式。