CN112131176B - 一种基于pcie的fpga快速局部重构方法 - Google Patents
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Abstract
本发明提供一种基于PCIE的FPGA快速局部重构方法，包括FPGA多任务重构子系统和任务调度子系统。FPGA多任务重构子系统包括PCIE控制逻辑和快速局部重构模块。PCIE控制逻辑由BAR寄存器控制、DMA控制、MSI中断控制和其他控制逻辑组成。快速局部重构模块由ICAP模块、ICAP控制逻辑和FIFO组成。任务调度子系统包括PCIE驱动和任务调度应用程序。PICE驱动实现PCIE总线驱动和设备扫描、BAR寄存器控制、中断控制、内存映射、DMA数据通信等功能。任务调度应用程序完成权限检查、FPGA状态检查、多任务配置数据导入、数据预处理、控制头封装，最后调用驱动提供的接口通过DMA方式将数据传输至FPGA。本发明实现了FPGA多功能的动态重构，应用层可对任务快速切换进行管理，提高了FPGA资源利用率和灵活度。
Description
技术领域
本发明涉及现场可编程门阵列技术领域，特别涉及FPGA快速局部重构技术。
背景技术
以FPGA为代表的数字系统现场集成技术已经取得了极大的发展，FPGA被广泛应用于工业、通信、电子等领域。FPGA内部具有丰富的逻辑资源，用户能够根据自身需求进行硬件资源定制设计。在传统设计中，当用户需要修改FPGA功能时，需要停止FPGA的当前工作任务并重新下载新的配置文件，这很大程度上限制了FPGA应用的灵活性。因此，动态可重构设计成为FPGA逻辑设计中的重要环节。动态可重构特性不仅能够提高FPGA应用的灵活性，而且通过分时复用能够提高FPGA的资源利用率。
从重构范围角度，FPGA动态重构可分为全局重构和局部重构。全局重构对FPGA的整个逻辑空间进行重配置，优点是FPGA的功能可以完整重定义，缺点是重构时间相对较长，重构状态下的FPGA的逻辑功能无法确定，新旧系统功能链路完全割裂。局部重构将FPGA逻辑空间划分静态区域和可重构局域，仅可重构局域的逻辑功能能够进行动态重构。因此，可以将系统固定不变的功能逻辑放置在静态区域，将期望重定义的功能逻辑放在可重构区域。
PCIE作为第三代高性能I/O总线，具有高带宽、全双工、可扩展等优点，在高速数据采集、通信、数据处理等场合得到深入研究和应用。工程应用中，通常采用支持PCIE IP核的FPGA芯片实现PCIE总线功能，FPGA和CPU之间通过PCIE进行数据交互。如果采用静态重构或者动态全局重构，重构期间FPGA工作停止，会导致PCIE链路断开，CPU需要重启才能重新枚举到设备。使用PCIE总线实现FPGA动态局部重构，能够解决该问题；并且，PCIE总线数据传输速率高，能够有效降低重构时间。
发明内容
为解决上述技术问题，本发明提供了一种基于PCIE的FPGA快速局部重构方法，技术方案如下：
一种基于PCIE的FPGA快速局部重构方法，包括FPGA多任务重构子系统和任务调度子系统；
所述FPGA多任务重构子系统包括PCIE总线控制逻辑和快速局部重构模块；
其中：PCIE总线控制逻辑包括BAR寄存器控制、DMA控制、MSI中断控制和其他控制逻辑，快速局部重构模块包括ICAP模块、ICAP控制逻辑和FIFO；
所述任务调度子系统包括PCIE驱动和任务调度应用程序；
其中：PICE驱动实现PCIE总线驱动和设备扫描、BAR寄存器控制、中断控制、内存映射、DMA数据通信功能，任务调度应用程序完成权限检查、参数检查、FPGA状态检查、多任务配置数据导入、数据预处理、控制头封装，再使能DMA将数据传输至FPGA，等待内核异步通知信号，最后检验FPGA状态和当前任务编号。
进一步的，所述PCIE总线控制逻辑中，控制局部加载使用的寄存器为BAR1，储存和处理的数据包括FPGA状态数据、配置数据版本号、长度、切换日期、加载消耗时间和重构相关中断状态；使用MSI中断，设置配置数据错误和配置数据加载完成两种中断模式。
进一步的，所述的快速局部重构模块状态机流程为：
状态一，ICAP模块的CSIB使能信号和RDWRB读写选择信号均置1，ICAP输入信号I为x“FFFFFFFF”，进入状态二；
状态二，清零重构时间计数器，并将RDWRB读写使能信号置0，即选择ICAP读模式，进入状态三；
状态三，读取配置数据接收FIFO中数据，当数据有效且与FPGA中预设的重构报文起始SOF一致时，计数器开始计数，设置FPGA状态为正在重构，并进入状态四，否则重复该状态；
状态四，继续读取数据，分别保存任务编号、数据长度、切换日期信息，进入状态五；
状态五，继续读取数据，当数据为x“FFFFFFFF”时，将CSIB信号置1使能ICAP，设置ICAP输入数据为将FIFO输出处理后的数据，重复该状态；当数据为其他数据时，重复该状态；当数据为报文结束EOF时，记录FPGA状态为重构完成，返回状态一；
FIFO输出数据处理方法：将FIFO输出数据进行Bit Swap操作，每个字节分别进行高低位交换，用以满足ICAP同步字要求。
进一步的，所述任务调度子系统中用户态和内核态数据交互采用内存映射方式，包括BAR数据和配置数据；PCIE中断采用基于消息机制的MSI中断方式；重构任务配置数据DMA传输，步骤如下：
步骤一，驱动基于内核链表在内核中分配多个物理地址连续的空间，构成循环缓冲区，用户可自定义空间大小；
步骤二，应用层检查用户是否具有FPGA重构权限；
步骤三，应用层分配一片地址空间，并调用mmap函数建立与内核地址空间映射关系；
步骤四，应用层读取配置数据bit或bin文件，先对数据进行预处理和报文封装，再将数据储存在分配好的用户空间中；
步骤五，读取FPGA工作状态，判断重构任务是否和FPGA当前工作任务不同；
步骤六，应用层对BAR寄存器进行相应控制，启动DMA数据传输；
步骤七，驱动等待中断到来，在内核中断处理函数中通知应用层；
步骤八，应用层接收到内核异步通知后，获取中断标识、FPGA状态标识和重构时间信息，判定重构任务是否加载成功；
步骤九，程序结束并退出。
本发明提供的基于PCIE的FPGA快速局部重构方法，利用PCIE高性能总线实现了FPGA多任务的快速切换。该方法有利于构建多功能FPGA处理系统；采用动态局部重构，重构过程不会打断现有FPGA逻辑,在PCIE总线技术应用场景下，譬如某些数据加速部署，通常需要满足在不重启服务器的情况下改变PCIE板卡逻辑，动态局部重构的这种特性在工程应用中非常有效。
附图说明
图1为本发明系统功能原理图；
图2为FPGA内部数据流动示意图；
图3为PCIE使能及设备探测流程图；
图4为配置数据DMA传输流程图。
具体实施方式
本发明提供了一种FPGA动态局部重构方法，利用PCIE高性能总线实现了FPGA多任务的快速切换。本发明由FPGA多任务重构子系统和任务调度子系统组成，下面对本发明实施方式进行详细说明。
所述的FPGA多任务重构子系统，基于Vivado进行开发设计，将FPGA逻辑划分为静态区域和可重构区域。静态区域需要包含PCIE总线和实现局部重构功能所需的全部逻辑，主要包含时钟模块、PCIE IP、PCIE DMA控制模块、中断控制模块、ICAP模块、FIFO模块等；按照不同任务功能可以划分多个可重构区域，每个可重构区域分别实现对应FPGA需调度处理的任务。FPGA静态局域逻辑设计主要包括PCIE协议总线、BAR寄存器控制、DMA数据接收、中断控制、ICAP控制以及其他的控制逻辑。可重构区域逻辑即可切换的各个功能模块逻辑，本发明为一种基于PCIE的FPGA局部重构方法，对可重构模块用户功能逻辑实现不做阐述。配制PCIE IP核，使能BAR0、BAR1、BAR2三个寄存器，通过双口BlockRAM设计，A端口与PCIE PIO端相连，B端口为用户读写。BAR0寄存器负责存储和处理系统基础控制、DMA控制和中断控制等；BAR1寄存器负责存储与局部重构相关数据；BAR2为预留用户功能逻辑控制寄存器。基于AXI4内部总线协议和PCIE协议，完成PCIE DMA数据接收引擎，将AXI总线数据缓存到FIFO中；实现中断控制模块逻辑；例化ICAPE2原语，ICAP时钟为100MHz，数据位宽为32位，理论最高重构速率为400MBps。重构功能实现的具体步骤如下：
步骤一，完成静态区域逻辑设计，包括PCIE数据通信和ICAP部分；
步骤二，完成多个用户重构区域逻辑设计，每个可重构区域端口一致；
步骤三，在静态逻辑中包含其中一个可重构模块；
步骤四，执行Tools->Enable Partial Reconfiguration...选项，转换工程；
步骤五，对可重构逻辑文件创建局部定义，设置名称；
步骤六，在Partial Reconfiguration Wizard选项中，添加并配制可重构模块；
步骤七，综合工程，完成后打开综合设计；
步骤八，在Netlist窗口下，选择Floorplanning->Draw Pblock，划分可重构区域；
步骤九，配制Pblock属性，设置属性为SNAPPING MODE为ON或者ROOTING，并选择RESET_AFTER_RECONFIG；
步骤十，进行DRC检验，选择规则为Floorplan和Parital Reconfiguration；
步骤十一，Run Implementation，等待静态功能和子功能生成成功后，生成bit文件，会对应产生静态逻辑和可重构逻辑的配制文件。
FPGA与上位机CPU之间数据通信是通过发送TLP包完成的，主要包括寄存器状态/控制数据读写和DMA数据读写。使用MSI中断，基于消息机制，当上位机探测到PCIE设备后会分配消息地址，FPGA通过控制PCIE IP核提供的中断信号线，向对应地址发送消息产生中断。PCIE总线FPGA多任务重构子系统内部数据流动参考图2所示。
FPGA通过DMA获取配置数据的基本流程如下：
1)上位机分配一片物理地址连续的内存空间。
2)上位机通过向BAR2写数据设置传输参数，包括传输数据块的长度、传输地址等。
3)上位机通过向BAR2写数据使能DMA传输。
4)FPGA接收到控制命令后，Tx引擎组装成AXI格式并发送读内存TLP包。
5)Tx引擎等待Rx同步信号，继续发送下一个读请求包。
6)Rx引擎从AXI总线上接收完成包，缓存到FIFO中，并通知Tx。
7)当配置数据全部接收完毕，通过MSI中断通知上位机。
任务调度子系统为上位机软件，包括PCIE驱动和FPGA任务调度应用程序。PCIE驱动中总线使能及设备探测流程参考图3，基本流程如下：
1)模块初始化，例化pci_driver结构体；
2)注册PCIE驱动；
3)分配设备数据结构体；
4)使能PCI设备；
5)设置为PCI主设备；
6)申请IO资源；
7)注册MSI中断并完成中断处理函数；
8)扫描并映射BAR空间；
9)字符设备初始化并完成应用接口函数，包括read、write、ioctl、mmap、fasync等；
10)其他基础数据和结构初始化，包括信号量、等待队列、链表等。
任务调度软件主要完成配置数据导入和传输，配置数据格式支持*.bit和*.bin两种,对于*.bit格式数据需要进行预处理，将无效头数据进行剔除。此外软件还具备权限检查、参数检查、FPGA状态检查功能，确保用户具备重构操作的权限和配置文件正确性，在收到内核异步通知信号，表明FPGA重构完成后，可以对FPGA工作状态和当前任务编号进行检验，确保工作在期望的任务上。用户与内核之间数据交互采用内存映射方式，包括BAR数据和配置数据，这种方式能够有效避免用户与内核之间频繁的数据拷贝。任务调度软件处理流程参考图4。
Claims (3)
1.一种基于PCIE的FPGA快速局部重构方法，其特征在于：
包括FPGA多任务重构子系统和任务调度子系统；
所述FPGA多任务重构子系统包括PCIE总线控制逻辑和快速局部重构模块；
其中：PCIE总线控制逻辑包括BAR寄存器控制、DMA控制、MSI中断控制和其他控制逻辑，快速局部重构模块包括ICAP模块、ICAP控制逻辑和FIFO；
所述任务调度子系统包括PCIE驱动和任务调度应用程序；
其中：PICE驱动实现PCIE总线驱动和设备扫描、BAR寄存器控制、中断控制、内存映射、DMA数据通信功能，任务调度应用程序完成权限检查、参数检查、FPGA状态检查、多任务配置数据导入、数据预处理、控制头封装，再使能DMA将数据传输至FPGA，等待内核异步通知信号，最后检验FPGA状态和当前任务编号；
所述的快速局部重构模块状态机流程为：
状态一，ICAP模块的CSIB使能信号和RDWRB读写选择信号均置1，ICAP输入信号I为x“FFFFFFFF”，进入状态二；
状态二，清零重构时间计数器，并将RDWRB读写使能信号置0，即选择ICAP读模式，进入状态三；
状态三，读取配置数据接收FIFO中数据，当数据有效且与FPGA中预设的重构报文起始SOF一致时，计数器开始计数，设置FPGA状态为正在重构，并进入状态四，否则重复该状态；
状态四，继续读取数据，分别保存任务编号、数据长度、切换日期信息，进入状态五；
状态五，继续读取数据，当数据为x“FFFFFFFF”时，将CSIB信号置1使能ICAP，设置ICAP输入数据为将FIFO输出处理后的数据，重复该状态；当数据为其他数据时，重复该状态；当数据为报文结束EOF时，记录FPGA状态为重构完成，返回状态一；
FIFO输出数据处理方法：将FIFO输出数据进行Bit Swap操作，每个字节分别进行高低位交换，用以满足ICAP同步字要求。
2.根据权利要求1所述的一种基于PCIE的FPGA快速局部重构方法，其特征在于：所述PCIE总线控制逻辑中，控制局部加载使用的寄存器为BAR1，储存和处理的数据包括FPGA状态数据、配置数据版本号、长度、切换日期、加载消耗时间和重构相关中断状态；使用MSI中断，设置配置数据错误和配置数据加载完成两种中断模式。
3.根据权利要求1所述的一种基于PCIE的FPGA快速局部重构方法，其特征在于：所述任务调度子系统中用户态和内核态数据交互采用内存映射方式，包括BAR数据和配置数据；PCIE中断采用基于消息机制的MSI中断方式；重构任务配置数据DMA传输，步骤如下：步骤一，驱动基于内核链表在内核中分配多个物理地址连续的空间，构成循环缓冲区，用户可自定义空间大小；步骤二，应用层检查用户是否具有FPGA重构权限；步骤三，应用层分配一片地址空间，并调用mmap函数建立与内核地址空间映射关系；步骤四，应用层读取配置数据bit或bin文件，先对数据进行预处理和报文封装，再将数据储存在分配好的用户空间中；步骤五，读取FPGA工作状态，判断重构任务是否和FPGA当前工作任务不同；步骤六，应用层对BAR寄存器进行相应控制，启动DMA数据传输；步骤七，驱动等待中断到来，在内核中断处理函数中通知应用层；步骤八，应用层接收到内核异步通知后，获取中断标识、FPGA状态标识和重构时间信息，判定重构任务是否加载成功；步骤九，程序结束并退出。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information |
Address after: 210003 No. 346, Zhongshan North Road, Jiangsu, Nanjing Applicant after: 724 Research Institute of China Shipbuilding Corp. Address before: 210003 No. 346, Zhongshan North Road, Jiangsu, Nanjing Applicant before: 724TH RESEARCH INSTITUTE OF CHINA SHIPBUILDING INDUSTRY Corp. |
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| CB02 | Change of applicant information | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |