JPS6339034A - デ−タ処理方式 - Google Patents
デ−タ処理方式Info
- Publication number
- JPS6339034A JPS6339034A JP18242086A JP18242086A JPS6339034A JP S6339034 A JPS6339034 A JP S6339034A JP 18242086 A JP18242086 A JP 18242086A JP 18242086 A JP18242086 A JP 18242086A JP S6339034 A JPS6339034 A JP S6339034A
- Authority
- JP
- Japan
- Prior art keywords
- main memory
- data
- cycle
- processor
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000003672 processing method Methods 0.000 claims description 2
- 230000005540 biological transmission Effects 0.000 abstract 2
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 238000007429 general method Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置における主記憶からの読み出しデ
ータの処理に関しバスに読み出されたデータを直接、演
算する方式に関する。
ータの処理に関しバスに読み出されたデータを直接、演
算する方式に関する。
従来、情報処理装置における主記憶上にあるデータをプ
ロセッサが処理する場合プロセッサは主記憶に対し読み
出し動作を行い、主記憶がらバスに該データが送出され
、プロセッサ側は、該データをバスに接続されたレジス
タに受は取り、後前記レジスタの内容を演算して所定の
処理すると云ったやり方をとっていた。
ロセッサが処理する場合プロセッサは主記憶に対し読み
出し動作を行い、主記憶がらバスに該データが送出され
、プロセッサ側は、該データをバスに接続されたレジス
タに受は取り、後前記レジスタの内容を演算して所定の
処理すると云ったやり方をとっていた。
このようなやり方では、一旦レジスタに格納する為に１
マイクロ命令サイクル分処理が遅くなったり、或はデー
タを受けとるためにマイクロ命令サイクルを延長したり
してきた。−力士記憶へのアクセスはアドレスの送出、
データの読み出しと云った一連の動作に時間がかがるた
めに１マイクロ命令サイクルで実行しないで２マイクロ
命令すイクル以上で実行するのが一般的な方式である。
マイクロ命令サイクル分処理が遅くなったり、或はデー
タを受けとるためにマイクロ命令サイクルを延長したり
してきた。−力士記憶へのアクセスはアドレスの送出、
データの読み出しと云った一連の動作に時間がかがるた
めに１マイクロ命令サイクルで実行しないで２マイクロ
命令すイクル以上で実行するのが一般的な方式である。
この場合、第１のサイクルでは主記憶へのアドレスの送
出のサイクルであり、第２サイクル以降がデータ送授の
サイクルに用いられる。読み出しの場合、第２サイクル
以降は読み出しデータがバスに送出されて来るまでの待
ちサイクルであるため、データがバスに送出されるまで
の量刑の動作が可能である０本発明の目的は読み出しの
マイクロ命令の実行が２サイクル以上要することに着目
しデータの処理を効率的に行いマイクロプログラムのス
テップ数の削減する事を目的としている。
出のサイクルであり、第２サイクル以降がデータ送授の
サイクルに用いられる。読み出しの場合、第２サイクル
以降は読み出しデータがバスに送出されて来るまでの待
ちサイクルであるため、データがバスに送出されるまで
の量刑の動作が可能である０本発明の目的は読み出しの
マイクロ命令の実行が２サイクル以上要することに着目
しデータの処理を効率的に行いマイクロプログラムのス
テップ数の削減する事を目的としている。
主記憶とマイクロプログラム制御の複数のプロセッサが
バス接続されたシステムにおけるデータ処理方式におい
て、前記プロセッサは、前記主記憶への読出し、書き込
み動作を主記憶アドレスの送出の命令サイクルとデータ
の退役の命令サイクルを２命令サイクルにて行い、前記
２命令サイクルの内、先の命令サイクルにて主記憶への
読み出しアクセスを実行し、次の命令サイクルにて前記
プロセッサは前記バス上へ出力された主記憶出力信号を
演算器へ入力し、演算するとともに演算結果を前記プロ
セッサの内部レジスタに格納することを特徴とするデー
タ処理方式。
バス接続されたシステムにおけるデータ処理方式におい
て、前記プロセッサは、前記主記憶への読出し、書き込
み動作を主記憶アドレスの送出の命令サイクルとデータ
の退役の命令サイクルを２命令サイクルにて行い、前記
２命令サイクルの内、先の命令サイクルにて主記憶への
読み出しアクセスを実行し、次の命令サイクルにて前記
プロセッサは前記バス上へ出力された主記憶出力信号を
演算器へ入力し、演算するとともに演算結果を前記プロ
セッサの内部レジスタに格納することを特徴とするデー
タ処理方式。
次に本発明について図面を用いて説明する。
第１図は、本発明の一実施例を示すブロック図である。
図においてデータバスＤＢＵＳに接続された主記憶ＭＭ
Ｕとマイクロプログラム制御のプロセッサＵｌ、Ｕ２と
主記憶ＭＭＵヘアドレスを供給するアドレスバスＡＢＵ
Ｓとからなり前記プロセッサＵ１．Ｕ２はそれぞれ演算
器ＡＬＵと演算結果を格納するレジスタファイルＲＦＡ
、ＲＦＢ及びアキュムレータＡＣＣと、レジスタファイ
ルＲＦＢ出力とデータバスＤＢＵＳに出力された信号を
切換えて演算器ＡＬＵへ入力する第１のマルチプレクサ
ＭＰＸ１と、前記レジスタファイルＲＦＡ出力とアキュ
ムレータＡＣＣ出力の信号を切換えて演算器ＡＬＵへ入
力する第２のマルチプレクサＭＰＸ２と、レジスタファ
イルＲＦＡ出力をアドレスバスＡＢＵＳに出力するドラ
イバーＤＲ■１と、アキュムレータＡＣＣ出力をデータ
バスＤＢＵＳへ出力するドライバーＤＲＶ２とを有して
いる。
Ｕとマイクロプログラム制御のプロセッサＵｌ、Ｕ２と
主記憶ＭＭＵヘアドレスを供給するアドレスバスＡＢＵ
Ｓとからなり前記プロセッサＵ１．Ｕ２はそれぞれ演算
器ＡＬＵと演算結果を格納するレジスタファイルＲＦＡ
、ＲＦＢ及びアキュムレータＡＣＣと、レジスタファイ
ルＲＦＢ出力とデータバスＤＢＵＳに出力された信号を
切換えて演算器ＡＬＵへ入力する第１のマルチプレクサ
ＭＰＸ１と、前記レジスタファイルＲＦＡ出力とアキュ
ムレータＡＣＣ出力の信号を切換えて演算器ＡＬＵへ入
力する第２のマルチプレクサＭＰＸ２と、レジスタファ
イルＲＦＡ出力をアドレスバスＡＢＵＳに出力するドラ
イバーＤＲ■１と、アキュムレータＡＣＣ出力をデータ
バスＤＢＵＳへ出力するドライバーＤＲＶ２とを有して
いる。
プロセッサＵｌ、Ｕ２はマイクロプログラム制御のプロ
セッサで主記憶ＭＭＵへの読み出し書き込み動作は２マ
イクロ命令サイクルにて実行する。
セッサで主記憶ＭＭＵへの読み出し書き込み動作は２マ
イクロ命令サイクルにて実行する。
この様子を第２図のタイムチャートに示す、マイクロ命
令の第１のサイクルにて読み出し／書き込み命令１００
が出るとアドレスバスＡＢＵＳへレジスタファイルＲＦ
Ａから主記憶ＭＭＵアドレスを送出しく１０１）、主記
憶ＭＭＵへ書き込みの場合第２サイクルにてデータバス
ＤＢＵＳにアキュムレータＡＣＣのデータをデータバス
ＤＢＵＳに送出しく図示せず）データを、主記憶ＭＭＵ
へ書き込みを行なう。主記憶ＭＭＵからの読み出しの場
合主記憶ＭＭＵからデータバスＤＢＵＳに読み出しデー
タが送出される。従って読み出し動作ではプロセッサＵ
１はレジスタファイルＲＦＡ出力をアドレスバスＡＢＵ
Ｓに送出し主記憶ＭＭＵへのアクセスを起動するマイク
ロ命令を実行する（１０１）。次のサイクルで主記憶Ｍ
ＭＵからデータバスＤＢＵＳにデータが送出され（１０
３）、一方プロセッサ側は、前記次のサイクルで演算の
マイクロ命令を実行する（１０２＞。プロセッサはマイ
クロプログラム制御により前記第１のマルチプレクサＭ
ＰＸＩを用い、データバスＤＢＵＳの信号を演算器ＡＬ
Ｕへの入力とするよう制御する。他方第２のマルチプレ
クサＭＰＸ２を用いて、レジスタファイルＲＦＡ又はア
キュムレータＡＣＣ出力を演算器ＡＬＵへ入力し、演算
器ＡＬＵにて演算を実行し、レジスタファイルＲＦＢに
演算結果を格納する（１０４）。
令の第１のサイクルにて読み出し／書き込み命令１００
が出るとアドレスバスＡＢＵＳへレジスタファイルＲＦ
Ａから主記憶ＭＭＵアドレスを送出しく１０１）、主記
憶ＭＭＵへ書き込みの場合第２サイクルにてデータバス
ＤＢＵＳにアキュムレータＡＣＣのデータをデータバス
ＤＢＵＳに送出しく図示せず）データを、主記憶ＭＭＵ
へ書き込みを行なう。主記憶ＭＭＵからの読み出しの場
合主記憶ＭＭＵからデータバスＤＢＵＳに読み出しデー
タが送出される。従って読み出し動作ではプロセッサＵ
１はレジスタファイルＲＦＡ出力をアドレスバスＡＢＵ
Ｓに送出し主記憶ＭＭＵへのアクセスを起動するマイク
ロ命令を実行する（１０１）。次のサイクルで主記憶Ｍ
ＭＵからデータバスＤＢＵＳにデータが送出され（１０
３）、一方プロセッサ側は、前記次のサイクルで演算の
マイクロ命令を実行する（１０２＞。プロセッサはマイ
クロプログラム制御により前記第１のマルチプレクサＭ
ＰＸＩを用い、データバスＤＢＵＳの信号を演算器ＡＬ
Ｕへの入力とするよう制御する。他方第２のマルチプレ
クサＭＰＸ２を用いて、レジスタファイルＲＦＡ又はア
キュムレータＡＣＣ出力を演算器ＡＬＵへ入力し、演算
器ＡＬＵにて演算を実行し、レジスタファイルＲＦＢに
演算結果を格納する（１０４）。
第１図ではプロセッサＵｌ、Ｕ２の２つのプロセッサの
み接続されているがプロセッサの数は２つに限る事を意
味するものではなく、それ以上あってもよい事は明らか
である。
み接続されているがプロセッサの数は２つに限る事を意
味するものではなく、それ以上あってもよい事は明らか
である。
以上説明したように本発明は、主記憶がらのデータの読
み出しが複数マイクロ命令サイクル要することに着目し
、主記憶からデータバスにデータが送出されるサイクル
にバスに接続されたレジスタにただ格納するのではなく
、送出されたバス上のデータを演算器ＡＬＵへ入力する
ようにし、演算をした結果をプロセッサの内部レジスタ
に格納するようにしたことによりマイクロプログラムの
ステップ数の削減が可能となりその効果は多大となった
。
み出しが複数マイクロ命令サイクル要することに着目し
、主記憶からデータバスにデータが送出されるサイクル
にバスに接続されたレジスタにただ格納するのではなく
、送出されたバス上のデータを演算器ＡＬＵへ入力する
ようにし、演算をした結果をプロセッサの内部レジスタ
に格納するようにしたことによりマイクロプログラムの
ステップ数の削減が可能となりその効果は多大となった
。
第１図は本発明の一実施例を示すブロック図、第２図は
本発明の詳細な説明するためのタイムチャートを示す。
本発明の詳細な説明するためのタイムチャートを示す。
Claims (1)
- 主記憶とマイクロプログラム制御の複数のプロセッサが
バス接続されたシステムにおけるデータ処理方式におい
て、前記プロセッサは、前記主記憶への読出し、書き込
み動作を主記憶アドレスの送出の命令サイクルとデータ
の送授の命令サイクルを２命令サイクルにて行い、前記
２命令サイクルの内、先の命令サイクルにて主記憶への
読み出しアクセスを実行し、次の命令サイクルにて前記
プロセッサは前記バス上へ出力された主記憶出力信号を
演算器へ入力し、演算するとともに演算結果を前記プロ
セッサの内部レジスタに格納することを特徴とするデー
タ処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18242086A JPS6339034A (ja) | 1986-08-01 | 1986-08-01 | デ−タ処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18242086A JPS6339034A (ja) | 1986-08-01 | 1986-08-01 | デ−タ処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6339034A true JPS6339034A (ja) | 1988-02-19 |
Family
ID=16117970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18242086A Pending JPS6339034A (ja) | 1986-08-01 | 1986-08-01 | デ−タ処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6339034A (ja) |
-
1986
- 1986-08-01 JP JP18242086A patent/JPS6339034A/ja active Pending
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