JP2002157214A - Ｄｍａ転送装置 - Google Patents
Ｄｍａ転送装置Info
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Abstract
(57)【要約】
【課題】 ＣＰＵに対して利便性の高いタイマ機能を提
供することができるＤＭＡ転送装置を提供すること。 【解決手段】 転送元アドレス指定手段と、転送先アド
レス指定手段と、転送数指定手段と、アドレス生成手段
と、メモリから読み込んだデータを一時保管するバッフ
ァ手段と、減算または加算を行う演算手段とを備え、前
記転送元アドレス指定手段で指定されたメモリアドレス
を基に前記アドレス生成手段によって生成したメモリの
アドレスから前記バッファ手段にデータを読み込み前記
演算手段によって演算を行い演算後データを前記転送先
アドレス指定手段で指定されたメモリアドレスを基に前
記アドレス生成手段により生成したメモリのアドレスへ
書き込むことを特徴とする。
供することができるＤＭＡ転送装置を提供すること。 【解決手段】 転送元アドレス指定手段と、転送先アド
レス指定手段と、転送数指定手段と、アドレス生成手段
と、メモリから読み込んだデータを一時保管するバッフ
ァ手段と、減算または加算を行う演算手段とを備え、前
記転送元アドレス指定手段で指定されたメモリアドレス
を基に前記アドレス生成手段によって生成したメモリの
アドレスから前記バッファ手段にデータを読み込み前記
演算手段によって演算を行い演算後データを前記転送先
アドレス指定手段で指定されたメモリアドレスを基に前
記アドレス生成手段により生成したメモリのアドレスへ
書き込むことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＭＡ転送装置に
関する。
関する。
【０００２】
【従来の技術】ＣＰＵにおけるソフトウェア処理におい
ては多数の時間管理が必要となる。
ては多数の時間管理が必要となる。
【０００３】
【発明が解決しようとする課題】しかし、それら多数の
時間管理のためのタイマ機能を前記ＣＰＵによりソフト
ウェア的に実現しようとすると、前記ＣＰＵの負荷が増
大し、その他の処理に支障がでてしまうという問題点が
あった。
時間管理のためのタイマ機能を前記ＣＰＵによりソフト
ウェア的に実現しようとすると、前記ＣＰＵの負荷が増
大し、その他の処理に支障がでてしまうという問題点が
あった。
【０００４】本発明は係る事情に鑑みてなされたもので
あり、ＣＰＵに対して利便性の高いタイマ機能を提供す
ることができるＤＭＡ転送装置を提供することを目的と
する。
あり、ＣＰＵに対して利便性の高いタイマ機能を提供す
ることができるＤＭＡ転送装置を提供することを目的と
する。
【０００５】
【課題を解決するための手段】請求項１に記載のＤＭＡ
転送装置は、データ転送時にＣＰＵの介在なくデータを
転送するＤＭＡ転送装置において、転送元アドレスを指
定する転送元アドレス指定手段と、転送先アドレスを指
定する転送先アドレス指定手段と、ＤＭＡ転送数を指定
する転送数指定手段と、ＤＭＡ転送アドレスを生成する
アドレス生成手段と、メモリから読み込んだデータを一
時保管するバッファ手段と、減算または加算を行う演算
手段とを備え、前記転送元アドレス指定手段で指定され
たメモリアドレスを基に前記アドレス生成手段によって
生成したメモリのアドレスから前記バッファ手段にデー
タを読み込み前記演算手段によって演算を行い演算後デ
ータを前記転送先アドレス指定手段で指定されたメモリ
アドレスを基に前記アドレス生成手段により生成したメ
モリのアドレスへ書き込むことを特徴とする。
転送装置は、データ転送時にＣＰＵの介在なくデータを
転送するＤＭＡ転送装置において、転送元アドレスを指
定する転送元アドレス指定手段と、転送先アドレスを指
定する転送先アドレス指定手段と、ＤＭＡ転送数を指定
する転送数指定手段と、ＤＭＡ転送アドレスを生成する
アドレス生成手段と、メモリから読み込んだデータを一
時保管するバッファ手段と、減算または加算を行う演算
手段とを備え、前記転送元アドレス指定手段で指定され
たメモリアドレスを基に前記アドレス生成手段によって
生成したメモリのアドレスから前記バッファ手段にデー
タを読み込み前記演算手段によって演算を行い演算後デ
ータを前記転送先アドレス指定手段で指定されたメモリ
アドレスを基に前記アドレス生成手段により生成したメ
モリのアドレスへ書き込むことを特徴とする。
【０００６】請求項２に記載のＤＭＡ転送装置は、請求
項１に記載のＤＭＡ転送装置において、前記バッファ手
段に転送元のメモリアドレスから読み込んだデータ値を
判定するデータ判定手段を更に備え、当該読み込んだデ
ータが０の時には、当該読み込んだデータと同じ値を転
送先のメモリアドレスに書き込むことを特徴とする。
項１に記載のＤＭＡ転送装置において、前記バッファ手
段に転送元のメモリアドレスから読み込んだデータ値を
判定するデータ判定手段を更に備え、当該読み込んだデ
ータが０の時には、当該読み込んだデータと同じ値を転
送先のメモリアドレスに書き込むことを特徴とする。
【０００７】請求項３に記載のＤＭＡ転送装置は、請求
項１に記載のＤＭＡ転送装置において、前記バッファ手
段に転送元のメモリアドレスから読み込んだデータ値を
判定するデータ判定手段を更に備え、当該読み込んだデ
ータの全ビットが１の場合は、読み込んだデータと同じ
値を転送先のメモリアドレスに書き込むことを特徴とす
る。
項１に記載のＤＭＡ転送装置において、前記バッファ手
段に転送元のメモリアドレスから読み込んだデータ値を
判定するデータ判定手段を更に備え、当該読み込んだデ
ータの全ビットが１の場合は、読み込んだデータと同じ
値を転送先のメモリアドレスに書き込むことを特徴とす
る。
【０００８】請求項４に記載のＤＭＡ転送装置は、請求
項１、２または３のいずれかに記載のＤＭＡ転送装置に
おいて、前記ＣＰＵに対する割り込み発生手段を更に備
え、当該割り込み発生手段は、前記バッファ手段に転送
元のメモリアドレスから読み込んだデータが０であった
時、または、当該読み込んだデータの全ビットが１であ
った時は、前記転送数指定手段で指定されたＤＭＡ転送
数を転送終了後に割り込みを発生することを特徴とす
る。
項１、２または３のいずれかに記載のＤＭＡ転送装置に
おいて、前記ＣＰＵに対する割り込み発生手段を更に備
え、当該割り込み発生手段は、前記バッファ手段に転送
元のメモリアドレスから読み込んだデータが０であった
時、または、当該読み込んだデータの全ビットが１であ
った時は、前記転送数指定手段で指定されたＤＭＡ転送
数を転送終了後に割り込みを発生することを特徴とす
る。
【０００９】請求項５に記載のＤＭＡ転送装置は、請求
項１、２、３または４のいずれかに記載のＤＭＡ転送装
置において、前記バッファ手段に転送元のメモリアドレ
スから読み込んだデータが０であった時、または、読み
込んだデータの全ビットが1であった時は、その転送元
または転送先アドレスを記憶するアドレス記憶手段を更
に備えたことを特徴とする。
項１、２、３または４のいずれかに記載のＤＭＡ転送装
置において、前記バッファ手段に転送元のメモリアドレ
スから読み込んだデータが０であった時、または、読み
込んだデータの全ビットが1であった時は、その転送元
または転送先アドレスを記憶するアドレス記憶手段を更
に備えたことを特徴とする。
【００１０】請求項６に記載のＤＭＡ転送装置は、請求
項１、２、３、４または５のいずれかに記載のＤＭＡ転
送装置において、前記演算手段における減算値または加
算値を指定する演算値指定手段を更に備えたことを特徴
とする。
項１、２、３、４または５のいずれかに記載のＤＭＡ転
送装置において、前記演算手段における減算値または加
算値を指定する演算値指定手段を更に備えたことを特徴
とする。
【００１１】
【発明の実施の形態】以下、添付図面を参照しながら、
本発明の実施の形態を詳細に説明する。
本発明の実施の形態を詳細に説明する。
【００１２】図１に、本発明の実施の形態に係るＤＭＡ
転送装置１とそれを使用してＤＭＡメモリ転送を行うＣ
ＰＵとを含むシステム構成について示す。
転送装置１とそれを使用してＤＭＡメモリ転送を行うＣ
ＰＵとを含むシステム構成について示す。
【００１３】同図において、ＣＰＵ２は、システム全体
を制御するマイクロコンピュータであり、図示しないプ
ログラムドＲＯＭ及びワークＲＡＭを含む。ＤＭＡ（Di
rectMemory Access）転送装置１は、アドレス生成手段
１１、レジスタ群１２、バッファメモリ１３、データ判
定部１４、演算部１５、及び、タイミング生成部１６に
より構成され、ＣＰＵ２からの指示に応じてシステムバ
ス４を介してＣＰＵ２の介在なしに、メモリ３に格納さ
れたデータの転送を行う。
を制御するマイクロコンピュータであり、図示しないプ
ログラムドＲＯＭ及びワークＲＡＭを含む。ＤＭＡ（Di
rectMemory Access）転送装置１は、アドレス生成手段
１１、レジスタ群１２、バッファメモリ１３、データ判
定部１４、演算部１５、及び、タイミング生成部１６に
より構成され、ＣＰＵ２からの指示に応じてシステムバ
ス４を介してＣＰＵ２の介在なしに、メモリ３に格納さ
れたデータの転送を行う。
【００１４】ＤＭＡ転送装置１において、アドレス生成
手段１１は、レジスタ群１２を参照しつつＤＭＡ転送の
転送元及び転送先のメモリアドレスを生成するものであ
る。
手段１１は、レジスタ群１２を参照しつつＤＭＡ転送の
転送元及び転送先のメモリアドレスを生成するものであ
る。
【００１５】レジスタ群１２は、転送元の開始メモリア
ドレスを設定する、転送元アドレス指定手段としての転
送元アドレス指定レジスタ１２ａ、転送先の開始メモリ
アドレスを設定する、転送先アドレス指定手段としての
転送先アドレス指定レジスタ１２ｂ、転送数を設定す
る、転送数指定手段としての転送数指定レジスタ１２
ｃ、演算部１５における加減算における演算値を設定す
る演算値指定レジスタ１２ｄ、及び、オーバーフローし
たカウンタのメモリアドレスを記憶するアドレス記録レ
ジスタ１２ｅにより構成されている。
ドレスを設定する、転送元アドレス指定手段としての転
送元アドレス指定レジスタ１２ａ、転送先の開始メモリ
アドレスを設定する、転送先アドレス指定手段としての
転送先アドレス指定レジスタ１２ｂ、転送数を設定す
る、転送数指定手段としての転送数指定レジスタ１２
ｃ、演算部１５における加減算における演算値を設定す
る演算値指定レジスタ１２ｄ、及び、オーバーフローし
たカウンタのメモリアドレスを記憶するアドレス記録レ
ジスタ１２ｅにより構成されている。
【００１６】バッファ手段としてのバッファメモリも１
３は、メモリ３の転送元アドレスから読み込んだデータ
を一時記憶するためのものである。演算部１５は、バッ
ファメモリ１３に読み込んだデータに対して、加算また
は減算処理を行う。なお、その際の加算値または減算値
は、演算値指定レジスタ１２ｄにより設定される。はデ
ータ判定部１４は、バッファメモリ１３に読み込んだデ
ータを判定する。具体的には、データ値が０であるか否
か、または、データの全ビットが１であるか否かを判定
する。すなわち、カウンタがオーバーフローしたか否か
を判定する。
３は、メモリ３の転送元アドレスから読み込んだデータ
を一時記憶するためのものである。演算部１５は、バッ
ファメモリ１３に読み込んだデータに対して、加算また
は減算処理を行う。なお、その際の加算値または減算値
は、演算値指定レジスタ１２ｄにより設定される。はデ
ータ判定部１４は、バッファメモリ１３に読み込んだデ
ータを判定する。具体的には、データ値が０であるか否
か、または、データの全ビットが１であるか否かを判定
する。すなわち、カウンタがオーバーフローしたか否か
を判定する。
【００１７】タイミング生成部１６は、メモリ３へのス
トローブ信号の生成、内部タイミングの生成を行うため
のものである。
トローブ信号の生成、内部タイミングの生成を行うため
のものである。
【００１８】以上の構成のＤＭＡ転送装置１は、ＣＰＵ
２から指示された転送元メモリアドレスから転送先メモ
リアドレスへの、指定された個数だけのデータ転送を、
転送元及び転送先アドレスを自ら生成して行い、転送が
完了すると割り込み等によりＣＰＵ２にその旨通知す
る、通常のＤＭＡ転送動作の他、ＣＰＵ２に多数のタイ
マ機能を提供するための特殊なＤＭＡ転送処理を行う。
２から指示された転送元メモリアドレスから転送先メモ
リアドレスへの、指定された個数だけのデータ転送を、
転送元及び転送先アドレスを自ら生成して行い、転送が
完了すると割り込み等によりＣＰＵ２にその旨通知す
る、通常のＤＭＡ転送動作の他、ＣＰＵ２に多数のタイ
マ機能を提供するための特殊なＤＭＡ転送処理を行う。
【００１９】図２及び図３に、ＤＭＡ転送装置１がＣＰ
Ｕ２に多数のタイマ機能を提供する際の処理手順につい
て示す。
Ｕ２に多数のタイマ機能を提供する際の処理手順につい
て示す。
【００２０】先ず、図２において、ＣＰＵ２により、レ
ジスタ群１２を設定する。
ジスタ群１２を設定する。
【００２１】つまり、転送元アドレス指定レジスタ１２
ａにメモリ３の転送元アドレスをセットし（処理１０
１）、転送先アドレス指定レジスタ１２ｂに転送先アド
レスをセットし（処理１０２）、転送数指定レジスタ１
２ｃに転送数（例えば１００）を指定し（処理１０
３）、演算値指定レジスタ１２ｄに、演算部１５におけ
る加算または減算の際の演算値を指定する。なお、ＣＰ
Ｕ２は、ＤＭＡ転送装置１によるタイマ機能を使用する
際には、転送先アドレスと転送元アドレスとを同一とす
る。それにより、ＤＭＡ転送装置１におけるＤＭＡ転送
処理は、転送先（転送元）アドレスを起点とする転送数
分のデータをそれぞれ読み出して上書きする処理とな
る。ただし、その場合の上書きする処理は、単純な同一
データの読み出し・書き込み処理ではなく、演算部１５
における演算を伴う処理となる。
ａにメモリ３の転送元アドレスをセットし（処理１０
１）、転送先アドレス指定レジスタ１２ｂに転送先アド
レスをセットし（処理１０２）、転送数指定レジスタ１
２ｃに転送数（例えば１００）を指定し（処理１０
３）、演算値指定レジスタ１２ｄに、演算部１５におけ
る加算または減算の際の演算値を指定する。なお、ＣＰ
Ｕ２は、ＤＭＡ転送装置１によるタイマ機能を使用する
際には、転送先アドレスと転送元アドレスとを同一とす
る。それにより、ＤＭＡ転送装置１におけるＤＭＡ転送
処理は、転送先（転送元）アドレスを起点とする転送数
分のデータをそれぞれ読み出して上書きする処理とな
る。ただし、その場合の上書きする処理は、単純な同一
データの読み出し・書き込み処理ではなく、演算部１５
における演算を伴う処理となる。
【００２２】また、初期設定として割り込み要因は無し
と設定する（処理１０５）。そして、ＤＭＡをスタート
する（処理１０６）。
と設定する（処理１０５）。そして、ＤＭＡをスタート
する（処理１０６）。
【００２３】ＤＭＡのスタート後は、ＤＭＡリクエスト
を待って（判断１０７のＮｏのループ）、ＤＭＡサイク
ルが開始すると（判断１０７のＹｅｓ）、メモリ３の転
送元アドレスからデータを読み込み（処理１０８）、バ
ッファメモリ１３に格納し、アドレス生成部１１により
次転送元メモリアドレスを生成する（処理１１０）。
を待って（判断１０７のＮｏのループ）、ＤＭＡサイク
ルが開始すると（判断１０７のＹｅｓ）、メモリ３の転
送元アドレスからデータを読み込み（処理１０８）、バ
ッファメモリ１３に格納し、アドレス生成部１１により
次転送元メモリアドレスを生成する（処理１１０）。
【００２４】そして、図３の処理１１１に移行し、バッ
ファメモリ１３に格納されたデータに対して、演算部１
５により、加算または減算の演算を行う（処理１１
１）。なお、その際の演算値は、演算値指定レジスタ１
２ｄに設定された値となる。
ファメモリ１３に格納されたデータに対して、演算部１
５により、加算または減算の演算を行う（処理１１
１）。なお、その際の演算値は、演算値指定レジスタ１
２ｄに設定された値となる。
【００２５】次に、バッファメモリ１３に読み込んだデ
ータの値が、０または全ビットが１であるかを判定し
（処理１１２）、バッファメモリ１３に読み込んだデー
タと同じ値を出力するべきか、または、演算部１５によ
り得られる演算値を出力すべきかを判断する。
ータの値が、０または全ビットが１であるかを判定し
（処理１１２）、バッファメモリ１３に読み込んだデー
タと同じ値を出力するべきか、または、演算部１５によ
り得られる演算値を出力すべきかを判断する。
【００２６】バッファメモリ１３に読み込んだデータの
値が、０または全ビットが１ではなく、演算値を出力す
べきである場合には（判断１１３のＹｅｓ）、演算値を
出力する（処理１１４）。
値が、０または全ビットが１ではなく、演算値を出力す
べきである場合には（判断１１３のＹｅｓ）、演算値を
出力する（処理１１４）。
【００２７】一方、バッファメモリ１３に読み込んだデ
ータの値が、０または全ビットが１で、バッファメモリ
１３に読み込んだデータと同じ値を出力すべきである場
合には（判断１１３のＹｅｓ）、バッファメモリ１３に
読み込んだ値と同じ値を出力し（処理１１５）、割り込
み要因を有りに設定し（処理１１６）、また、バッファ
値を読み出しまたは書き込むメモリアドレスをアドレス
記憶レジスタ１２ｅに記憶する。
ータの値が、０または全ビットが１で、バッファメモリ
１３に読み込んだデータと同じ値を出力すべきである場
合には（判断１１３のＹｅｓ）、バッファメモリ１３に
読み込んだ値と同じ値を出力し（処理１１５）、割り込
み要因を有りに設定し（処理１１６）、また、バッファ
値を読み出しまたは書き込むメモリアドレスをアドレス
記憶レジスタ１２ｅに記憶する。
【００２８】処理１１５により転送先（転送元）メモリ
アドレスにバッファ値を出力することにより、当該アド
レスにデータとして保持されるカウンタ値のオーバーフ
ロー状態を保持でき、また、処理１１６により割り込み
要因有りに設定することにより、後述する処理１２３に
よりＣＰＵ２に対して割り込みを発生してオーバーフロ
ーしたタイマの存在を通知することができる。また、処
理１１７により、オーバーフロー状態のカウンタのアド
レスを記憶するようにすることにより、ＣＰＵ２がどの
チャンネルのタイマがタイムアウトしたのかを知ること
ができる。
アドレスにバッファ値を出力することにより、当該アド
レスにデータとして保持されるカウンタ値のオーバーフ
ロー状態を保持でき、また、処理１１６により割り込み
要因有りに設定することにより、後述する処理１２３に
よりＣＰＵ２に対して割り込みを発生してオーバーフロ
ーしたタイマの存在を通知することができる。また、処
理１１７により、オーバーフロー状態のカウンタのアド
レスを記憶するようにすることにより、ＣＰＵ２がどの
チャンネルのタイマがタイムアウトしたのかを知ること
ができる。
【００２９】処理１１４または処理１１７の後は、出力
したバッファ値または演算値を転送先メモリアドレスに
書き込む（処理１１８）。
したバッファ値または演算値を転送先メモリアドレスに
書き込む（処理１１８）。
【００３０】更に、転送数指定レジスタ１２ｃに設定さ
れた転送数をデクリメントし（処理１１９）、また、ア
ドレス生成部１１は、次転送先アドレスを生成する（処
理１２０）。
れた転送数をデクリメントし（処理１１９）、また、ア
ドレス生成部１１は、次転送先アドレスを生成する（処
理１２０）。
【００３１】転送数がまだ０にならず、転送終了してい
ない場合には（判断１２１のＮｏ）、図２の判断１０７
に戻って、ＤＭＡ転送の動作を繰り返す。
ない場合には（判断１２１のＮｏ）、図２の判断１０７
に戻って、ＤＭＡ転送の動作を繰り返す。
【００３２】転送数が０になって転送終了した場合には
（判断１２１のＹｅｓ）、割り込み要因有りか否かを判
断し（判断１２２）、割り込み要因有りの場合には（判
断１２２のＹｅｓ）、ＣＰＵ２に対して割り込みを発生
し（処理１２３）、割り込み要因無しの場合には（判断
１２２のＮｏ）、そのまま処理を終了する。
（判断１２１のＹｅｓ）、割り込み要因有りか否かを判
断し（判断１２２）、割り込み要因有りの場合には（判
断１２２のＹｅｓ）、ＣＰＵ２に対して割り込みを発生
し（処理１２３）、割り込み要因無しの場合には（判断
１２２のＮｏ）、そのまま処理を終了する。
【００３３】このように、本実施の形態では、メモリ３
からのデータをバッファメモリ１３に読み込み、演算部
１５によって演算値の加算または減算の演算を行い、演
算後データを指定されたメモリアドレスへ書き込むこと
で、ＤＭＡ転送装置を使用した同時動作可能な多数のタ
イマ機能を持たせることが出来るようになる。
からのデータをバッファメモリ１３に読み込み、演算部
１５によって演算値の加算または減算の演算を行い、演
算後データを指定されたメモリアドレスへ書き込むこと
で、ＤＭＡ転送装置を使用した同時動作可能な多数のタ
イマ機能を持たせることが出来るようになる。
【００３４】これにより、ソフトウェアの時間管理をＣ
ＰＵ２の負荷を増やすことなく実現することが可能とな
り、例えば、５ミリ秒割り込み毎にＤＭＡ転送数１００
のＤＭＡを起動することによって、独立した１００の時
間管理行うことが出来る。この場合、５ミリ秒毎に１０
０のメモリアドレスのデータ値が演算値指定レジスタに
指定された値ずつ変化することになる。
ＰＵ２の負荷を増やすことなく実現することが可能とな
り、例えば、５ミリ秒割り込み毎にＤＭＡ転送数１００
のＤＭＡを起動することによって、独立した１００の時
間管理行うことが出来る。この場合、５ミリ秒毎に１０
０のメモリアドレスのデータ値が演算値指定レジスタに
指定された値ずつ変化することになる。
【００３５】
【発明の効果】請求項１に係る発明によれば、前記メモ
リからのデータを前記バッファ手段に読み込み、前記演
算手段によって演算を行い、演算後データを指定された
メモリアドレスに書き込むことで、ＤＭＡ転送装置を使
用した同時動作可能な多数のタイマ機能を実現でき、そ
れにより、本発明に係るＤＭＡ転送装置を使用するＣＰ
Ｕ側におけるソフトウェアの時間管理を前記ＣＰＵの負
荷を増やすことなく実現することが可能となる効果が得
られる。具体的には、例えば、割り込み毎にＤＭＡ転送
数１００のＤＭＡを起動することによって、独立した１
００の時間管理を行うことができるようになる。
リからのデータを前記バッファ手段に読み込み、前記演
算手段によって演算を行い、演算後データを指定された
メモリアドレスに書き込むことで、ＤＭＡ転送装置を使
用した同時動作可能な多数のタイマ機能を実現でき、そ
れにより、本発明に係るＤＭＡ転送装置を使用するＣＰ
Ｕ側におけるソフトウェアの時間管理を前記ＣＰＵの負
荷を増やすことなく実現することが可能となる効果が得
られる。具体的には、例えば、割り込み毎にＤＭＡ転送
数１００のＤＭＡを起動することによって、独立した１
００の時間管理を行うことができるようになる。
【００３６】請求項２に係る発明によれば、転送元のメ
モリアドレスから読み込んだデータ値が０の時には、そ
の読み込んだデータと同じ値（０）を転送先のメモリア
ドレスに書き込むようにしたため、タイマがオーバーフ
ローしたことを示すことが可能となる効果が得られる。
モリアドレスから読み込んだデータ値が０の時には、そ
の読み込んだデータと同じ値（０）を転送先のメモリア
ドレスに書き込むようにしたため、タイマがオーバーフ
ローしたことを示すことが可能となる効果が得られる。
【００３７】請求項３に係る発明によれば、転送元のメ
モリアドレスから読み込んだデータ値の全ビットが１の
時には、その読み込んだデータと同じ値（全ビットが
１）を転送先のメモリアドレスに書き込むようにしたた
め、タイマがオーバーフローしたことを示すことが可能
となる効果が得られる。
モリアドレスから読み込んだデータ値の全ビットが１の
時には、その読み込んだデータと同じ値（全ビットが
１）を転送先のメモリアドレスに書き込むようにしたた
め、タイマがオーバーフローしたことを示すことが可能
となる効果が得られる。
【００３８】請求項４に係る発明によれば、タイマがオ
ーバーフローしたしたことをＣＰＵに知らせることがで
きるようになるため、ＣＰＵによるオーバーフロー判定
を省くことができ、その分の他の処理をスムーズに行う
ことが可能となる効果が得られる。
ーバーフローしたしたことをＣＰＵに知らせることがで
きるようになるため、ＣＰＵによるオーバーフロー判定
を省くことができ、その分の他の処理をスムーズに行う
ことが可能となる効果が得られる。
【００３９】請求項５に係る発明によれば、タイマがオ
ーバーフローしたアドレスをＣＰＵに知らせることが可
能となる効果が得られる。
ーバーフローしたアドレスをＣＰＵに知らせることが可
能となる効果が得られる。
【００４０】請求項６に係る発明によれば、前記演算手
段における減算値または加算値を任意に設定することが
できるため、汎用性を持たせることが可能となる効果が
得られる。
段における減算値または加算値を任意に設定することが
できるため、汎用性を持たせることが可能となる効果が
得られる。
【図１】本発明の実施の形態に係るＤＭＡ転送装置とそ
れを使用するＣＰＵとを含むシステム構成について示す
図である。
れを使用するＣＰＵとを含むシステム構成について示す
図である。
【図２】本発明の実施の形態に係るＤＭＡ転送装置にお
けるタイマ動作の処理手順について示すフローチャート
である。
けるタイマ動作の処理手順について示すフローチャート
である。
【図３】図２と共に、本発明の実施の形態に係るＤＭＡ
転送装置におけるタイマ動作の処理手順について示すフ
ローチャートである。
転送装置におけるタイマ動作の処理手順について示すフ
ローチャートである。
【符号の説明】 １ ＤＭＡ転送装置 ２ ＣＰＵ ３ メモリ ４ システムバス １１ アドレス生成部 １２ レジスタ群 １２ａ 転送先アドレス指定レジスタ １２ｂ 転送先アドレス指定レジスタ １２ｃ 転送数指定レジスタ １２ｄ 演算値指定レジスタ １２ｅ アドレス記憶レジスタ １３ バッファメモリ １４ データ判定部 １５ 演算部 １６ タイミング生成部
Claims (6)
- 【請求項１】 データ転送時にＣＰＵの介在なくデータ
を転送するＤＭＡ転送装置において、 転送元アドレスを指定する転送元アドレス指定手段と、
転送先アドレスを指定する転送先アドレス指定手段と、
ＤＭＡ転送数を指定する転送数指定手段と、ＤＭＡ転送
アドレスを生成するアドレス生成手段と、メモリから読
み込んだデータを一時保管するバッファ手段と、減算ま
たは加算を行う演算手段とを備え、前記転送元アドレス
指定手段で指定されたメモリアドレスを基に前記アドレ
ス生成手段によって生成したメモリのアドレスから前記
バッファ手段にデータを読み込み前記演算手段によって
演算を行い演算後データを前記転送先アドレス指定手段
で指定されたメモリアドレスを基に前記アドレス生成手
段により生成したメモリのアドレスへ書き込むことを特
徴とするＤＭＡ転送装置。 - 【請求項２】 前記バッファ手段に転送元のメモリアド
レスから読み込んだデータ値を判定するデータ判定手段
を更に備え、当該読み込んだデータが０の時には、当該
読み込んだデータと同じ値を転送先のメモリアドレスに
書き込むことを特徴とする請求項１に記載のＤＭＡ転送
装置。 - 【請求項３】 前記バッファ手段に転送元のメモリアド
レスから読み込んだデータ値を判定するデータ判定手段
を更に備え、当該読み込んだデータの全ビットが１の場
合は、読み込んだデータと同じ値を転送先のメモリアド
レスに書き込むことを特徴とする請求項１に記載のＤＭ
Ａ転送装置。 - 【請求項４】 前記ＣＰＵに対する割り込み発生手段を
更に備え、当該割り込み発生手段は、前記バッファ手段
に転送元のメモリアドレスから読み込んだデータが０で
あった時、または、当該読み込んだデータの全ビットが
１であった時は、前記転送数指定手段で指定されたＤＭ
Ａ転送数を転送終了後に割り込みを発生することを特徴
とする請求項１、２または３のいずれかに記載のＤＭＡ
転送装置。 - 【請求項５】 前記バッファ手段に転送元のメモリアド
レスから読み込んだデータが０であった時、または、読
み込んだデータの全ビットが1であった時は、その転送
元または転送先アドレスを記憶するアドレス記憶手段を
更に備えたことを特徴とする請求項１、２、３または４
のいずれかに記載のＤＭＡ転送装置。 - 【請求項６】 前記演算手段における減算値または加算
値を指定する演算値指定手段を更に備えたことを特徴と
する請求項１、２、３、４または５のいずれかに記載の
ＤＭＡ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000349884A JP2002157214A (ja) | 2000-11-16 | 2000-11-16 | Ｄｍａ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000349884A JP2002157214A (ja) | 2000-11-16 | 2000-11-16 | Ｄｍａ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002157214A true JP2002157214A (ja) | 2002-05-31 |
Family
ID=18823206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000349884A Pending JP2002157214A (ja) | 2000-11-16 | 2000-11-16 | Ｄｍａ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002157214A (ja) |
-
2000
- 2000-11-16 JP JP2000349884A patent/JP2002157214A/ja active Pending
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Legal Events
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|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041025 |
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| A977 | Report on retrieval |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070612 |
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