JPS623467B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、単一の通信ライン（回線）に接続
された複数の同期および非同期の装置とデータ処
理システムの間でデータの通信を行なうための入
力／出力システムに関する。

多数の入力／出力装置が中央処理ユニツトまた
は主メモリとの操作を同時に要求するので、優先
順位のシステムが確立されねばならず、これによ
りシステムは通常の形態で入力／出力装置との操
作ができる。Mason／Charter Publishers Inc.
が1976年に著作権登録した、Ralston及びMeek編
集、“The Encyclopedia of Cmputer Science”
は入力／出力装置の多数のポーリング技術を記述
する。それらは“ラデイアル・セレクタ（radial
selector）”またはプライベート・ライン（専用
回線）配列、及び“デイジイ・チエイン（daisy
chain）”またはパーテイー・ライン配列を含んで
いる。どちらの配列においても、入力／出力装置
は受動的であり、入力／出力装置を順番に質問す
るポーリング信号に応答し、また入力／出力装置
は能動的であり、それら自身の割込み信号を発生
する。“データ転送管理のためのライン（回線）
専用メモリ・テーブルを用いた通信処理装置”と
いう表題の米国出願第760782号は能動チヤネルを
有するシステムを記述している。各入力／出力装
置は、最低のチヤネル番号に最高の優先順位を与
える通信マルチプレクサへそのチヤネル番号を送
る。この種の優先順位決定システムはより高い優
先順位の装置にシステムの利用を許容する。（こ
れは一団の陰極線管デイスプレイの如き同性能の
入力／出力装置を有するシステムに不利に働
く。） Ｉ／Ｏ優先順位レゾルバ（Resolver）”という
表題の米国出願第477号はリード・オンリー・メ
モリを包含する装置を記述しており、このリー
ド・オンリー・メモリは、サービス要求している
入力／出力装置のうちの最高優先順位のものを選
択するために入力／出力装置からの割込み信号に
応答する。

これらの操作モードは１個の固定操作モードを
有する。受信モードにある同期通信ラインに最高
の優先順位を与え、送信モードにある同期通信ラ
インに第２番目の優先順位を与えることが性能向
上のため必要である際に、特に入力／出力装置の
優先順位を変更するための装置は存在しない。

メモリ内に貯蔵されたチヤネル制御ブロツクを
使用して通信ラインを制御するマイクロプロセツ
サの採用が、必要とされるハードウエアを少なく
する。そのようなシステムは、“チヤネル専用制
御ブロツクを用いる通信処理システムにおけるデ
ータ転送のために設けられた制御システム”と言
う表題の米国特許第4133030で記述されている。
けれども、このシステムは、処理可能な通信ライ
ンの数の限定によりそのスループツトが制限され
る。

ここに挙げた参考例は、出願人が既に知つてい
るものであり、この技術分野に精通した人に紹介
するためのものであり、本発明に密接した参考例
ではないことが理解さるべきである。出願人が挙
げた調査については説明はされない。

従つて、本発明の第１の目的は、改善された性
能を持つ非同期及び同期装置を有する入力／出力
システム（通信サブシステム）を提供することで
ある。

本発明の他の目的は、非同期及び同期装置に対
する優先順位を確立する装置を有する入力／出力
システムを提供することである。

本発明のさらに他の目的は、受信モードにある
同期装置に対して最高の優先順位を確立し、送信
モードにある同期装置に対して次位の優先順位を
確立する装置を有する入力／出力システムを提供
することである。

通信システムは通信制御装置及び典形的には陰
極線管デイスプレイである多数の装置を包含して
おり、該多数の装置は通信ラインを介して通信制
御装置に夫々結合されている。各通信ラインは、
データが装置から流入する場合に受信チヤネルと
して動作し、データが装置へ流出する場合に送信
チヤネルとして動作する。各通信ラインは受信チ
ヤネル番号及び送信チヤネル番号によつて同定さ
れる。

開始期間に、通信制御装置内のカウンタ／レジ
スタは、フアースト・イン・フアースト・アウト
（FIFO）メモリ内の予じめ定められたシーケン
スにあるチヤネル番号のリストを貯蔵する。複数
の受信チヤネル番号は高い優先順位を持ち、
FIFOへ最初に装荷され、次いで低い優先順位を
持つ送信チヤネル番号が装荷される。

通信サブシステムは16本の非同期通信ラインま
たは１本の同期通信ラインと14本の非同期通信ラ
インを処理する。受信モードにある同期通信ライ
ンは最高の優先順位が与えられ、送信モードにあ
る同期通信ラインは第２番目の優先順位が与えら
れ、受信モードにある非同期通信ラインは第３番
目の優先順位が与えられ、そして送信モードにあ
る非同期通信ラインには最低の優先順位が与えら
れる。

同期通信ラインは、受信モードにあるときチヤ
ネル番号００₁₆に応答し、送信モードにあるとき
０１₁₆に応答する。通信制御装置内の装置は、送
信チヤネル番号０１₁₆を１０₁₆に変換し、変換さ
れたチヤネル番号をページング・ロジツクへ転送
し、同期通信ラインを送信モードで通信制御装置
において処理可能とする。

本発明の構成及び操作方法に関する、本発明特
有のものであると信じられる新規な特徴が、他の
目的及び利点と共に、図面を伴なう以下の記述か
ら良く理解されよう。しかしながら、各図面は説
明及び記述だけの目的で与えられたものであつ
て、本発明の限定を意図したものではないことは
明白に理解されるべきである。

第１図はデータ処理システム全体のブロツク・
ダイヤグラムであり、該システムは、中央処理ユ
ニツト（CPU）２、主メモリ４、通信サブシス
テム８及び代表としての周辺制御装置６を含み、
すべてシステム・バス１６に共通に結合されてい
る。

通信サブシステム８は最大16本の通信ラインと
共働し、該通信サブシステム８はシステム・バス
１６に結合された通信制御装置１０及び夫々関連
する装置を有する多数のライン・アダプタを含
む。該ライン・アダプタはライン・アダプタ・バ
ス１７によつて通信制御装置１０に結合されてい
る。

典型的に、通信サブシステム８は、RS232イン
ターフエースを有するライン・アダプタ１２，
RS422インターフエースを有するライン・アダプ
タ１４またはカレント・ループ・インターフエー
スを有するライン・アダプタ１３を含んでいる。
ライン・アダプタ１４は約1540ｍ（4000フイー
ト）のケーブルまで駆動可能であり、ライン・ア
ダプタ１３は約400ｍ（1000フイート）のケーブ
ルまで駆動可能である。

RS232インターフエースは1979年に
Electronics Industries Association，2001 Ｉ
Street，N.W.，Washington，DC.によつて出版
された“EIA RS−232C”に記述されている。

RS422インターフエースは1975年に上記
Electronics Industries Associationによつて出
版された“EIA RS−422”に記述されている。

カレント・ループ・インターフエースは1967年
にAT＆Ｔによつて出版された“Bell System
Communication−Technical Reference−45，
55and75Baud Printer Line Channels−Interface
Specification”に記述されている。

通信制御装置１０と共働する典型的な装置は１
個の陰極線管デイスプレイ（CRT）１８，１個
のダイヤリング・ユニツト（801C）２０，１個
のモデム（202C）２２，１個のテレタイプ・ユ
ニツト（TTY33）２１及びラインプリンタ２４
を含んでいる。

ライン・アダプタ１３及び１４は夫々８本の非
同期ラインまでサービスでき、ライン・アダプタ
１２は８本の非同期ラインまで、または６本の非
同期ラインと１本の同期ラインまでサービスでき
る。けれども、最大16本のラインをサービスする
２個のライン・アダプタのみが通信制御装置１０
と共働できる。

第２図は通信制御装置１０のブロツク・ダイヤ
グラムであり、通信制御装置１０はシステム・バ
ス１６を介するCPU２及び主メモリ４に関連す
る通信制御装置１０の操作を制御するＩ／Ｏマイ
クロプロセツサ３６と、ライン・アダプタ・バス
１７を介するライン・アダプタ１２及び１４に関
連する通信制御装置１０の操作を制御するライ
ン・マイクロプロセツサ５６とを含んでいる。

Ｉ／Ｏマイクロプロセツサ３６及びライン・マ
イクロプロセツサ５６はライン制御テーブル
（LCT）、通信制御ブロツク（CCB）及び多数の
メール・ボツクス（mailboxes）を貯蔵する共有
ランダム・アクセス・メモリ（RAM）４４を通
じて互いに情報交換する。LCTの半分は受信モ
ードにおいて装置を制御し、LCTの他の半分は
送信モードにおいて装置を制御する。同様に、各
装置には主メモリ４との各受信ブロツク転送のた
めに１個のCCBが割り当てられ、主メモリとの
各送出ブロツク転送のために１個のCCBが割り
当てられる。LCT及びCCBの操作は参考のため
に挙げられた前述の米国特許第4133030に記述さ
れている。

ライン制御テーブルは、装置データ・キヤラク
タ内のビツト数を同定し、キヤラクタが奇数パリ
テイであるか偶数パリテイであるか、循環冗長チ
エツク（CRC）様式が使われているか否か、
CRCバイトは展開されているか否かを同定し、
装置の状態及びチヤネル制御プログラム
（CCP）でLCTを操作可能にするためのポインタ
を同定する。

CCBは、送信または受信された次のキヤラク
タのための主メモリ４のアドレス位置及び現行ブ
ロツク内での処理のために残つている多数のキヤ
ラクタのための主メモリ４のアドレス位置を貯蔵
する。またCCBは、CCBが実行されたなら、送
信のための最後のブロツクを指示する制御語を貯
蔵し、１つのブロツクの完了で割込みを発生する
か否かを貯蔵し、そしてCCBが完遂された時に
ライン状態を指示する多数の状態ビツトを貯蔵す
る。装置あたり４個の受信用CCBまで及び４個
の送信用CCBまでが貯蔵される。

プログラム可能なリード・オンリー・メモリ
（PROM）３８はＩ／Ｏマイクロプロセツサ３６
と共働するプログラムを貯蔵する。Ｉ／Ｏマイク
ロプロセツサはPROM３８中のアドレス位置を指
示する信号を発生し、ページング・ロジツク３４
及びＩ／Ｏアドレス・バス１８を経てPROM３８
に上記信号を送る。上記アドレス位置にある命令
はＩ／Ｏデータ・バス７４を経てPROM３８から
Ｉ／Ｏマイクロプロセツサ３６へ転送される。
Ｉ／Ｏマイクロプロセツサ３６はその命令を実行
し、次の命令を読出すべくPROM３８の次のアド
レス位置をＩ／Ｏデータ・バス７４を介して指示
するアドレス信号を発生する。

作業用RAM４０はスクラツチパツド・メモリ
としてＩ／Ｏマイクロプロセツサ３６と共働し、
可変データの貯蔵、スタツク操作即ち中断された
マイクロプログラムの復帰アドレスの貯蔵、そし
てデータ操作用の作業用貯蔵装置の備えをする。

Ｉ／Ｏページング・ロジツク３４は、Ｉ／Ｏマ
イクロプロセツサ３６が共有メモリ４４のLCT
またはCCB領域の番地づけを行なうとき、Ｉ／
Ｏマイクロプロセツサ３６から仮想アドレスを受
信し、選択された装置と結合された特定チヤネル
のLCTまたはCCB領域のある位置を同定するた
め実アドレスを発生する。ページング操作は“ペ
ージングメカニズム”と言う表題の米国出願第
463号で記述されている。

バス・インターフエース３０は、主メモリ４と
CPU２との操作のため、通信制御装置１０をシ
ステム・バス１６に結合する。バス要求、バス応
答及びバス優先操作は、参考のために挙げる“デ
ータ処理システムにおけるデータ転送要求処理装
置”と言う表題の米国特許第3993981に記述され
ている。バス・インターフエース３０はまたシス
テム・バス１６を介して転送されるデータ及び
Ｉ／Ｏコマンド用に貯蔵装置を備えている。

RAM６０はチヤネル制御プログラム（CCP）
を貯蔵する。このプログラムは通信チヤネルのデ
ータの流れを処理する。LCT内の１つのCCPポ
インタは、チヤネル要求割込がサービスされる際
に、チヤネルで参照されるRAM６０内の次の
CCP位置を指示する。CCPは主に、ライン・マ
イクロプロセツサ５６を経てライン・アダプタ・
インターフエース６６と共有RAM４４との間で
なされるキヤラクタ転送を制御し、チエツク冗長
キヤラクタ計算及び少量の編集を行なう。

PROM５８はライン・マイクロプロセツサ５６
と共働するプログラムを貯蔵する。ライン・マイ
クロプロセツサ５６はPROM５８内のアドレス位
置を指示するアドレス信号を発生し、ライン・ペ
ージング・ロジツク５４とライン・アドレス・バ
ス７０を介して上記アドレス信号をPROM５８へ
送る。上記アドレス位置にある命令はライン・デ
ータ・バス７２を介してPROM５８からライン・
マイクロプロセツサ５６へ転送される。ライン・
マイクロプロセツサ５６は上記命令を実行し、ラ
イン・データ・バス７２を経て次の命令を読取る
ためにPROM５８の次のアドレス位置を指示する
アドレス信号を発生する。

作業用RAM５２は、作業用RAM４０がＩ／Ｏ
マイクロプロセツサ３６に対して動作するのと同
様に、ライン・マイクロプロセツサ５６に対して
スクラツチパツド・メモリとして動作する。

ライン・ページング・ロジツク５４は共有
RAM４４内のLCTまたはCCB領域がアドレツシ
ングされた際に仮想アドレスを受け、それを実ア
ドレスに変換する。Ｉ／Ｏページング・ロジツク
３４と同様に、ライン・ページング・ロジツク５
４は通信チヤネル（ライン当り２チヤネル：受信
チヤネル及び送信チヤネル）に関連するLCTま
たはCCBをアドレスするために１個の単一プロ
グラムを備える。

Ｓレジスタ５０はPROM５８と共働する１バイ
トのインデツクス・レジスタである。

ポーズ・タイマ６２は、CCPがRAM６０への
多数のアクセスをして余り長く動作していると、
それを検出する。アクセスの回数が予じめ定めら
れた数、典型的には100、を越えると、ライン・
マイクロプロセツサ５６が割込まれ、CCPは一
時的に動作解除され、CCP復帰アドレスが作業
用RAM５２内の１つの待ち行列（queue）内に
貯蔵される。

優先度走査６４はアダプタの各チヤネルに関連
するデータ要求を受け、ダイナミツクに変化する
シーケンスにおいて複数のチヤネルへのサービス
優先順位を確立する。これは“リード・オンリ
ー・メモリを用いた可変優先順位機構を有する通
信マルチプレクサ”と言う表題の米国出願第
191875号及び“通信マルチプレクサ可変優先順位
機構”と言う表題の米国出願第191629号に記述さ
れている。

ライン・アダプタ・インターフエース６６はラ
イン・アダプタ１２及び１４をライン・アダプ
タ・バス１７を介して通信制御装置１０に結合す
る。

Ｉ／Ｏマイクロプロセツサ３６は多数の機能を
覆行する。この機能には、CPU２から通信制御
装置１０へのＩ／Ｏ命令の操作及びライン・マイ
クロプロセツサ５６と主メモリ４との間でのデー
タの転送制御が含まれる。PROM３８と連合して
マイクロプロセツサ５６はCCPのインタープリ
ターとして動作する。主メモリ４へ、または主メ
モリ４から転送される１バイトを要求するCCP
命令がライン・マイクロプロセツサ５６でデコー
ドされると、それは現在サービスされているチヤ
ネル番号を貯蔵しており、主メモリへ転送するデ
ータ・バイトは共有メモリ４４内のメール・ボツ
クスにある。ライン・マイクロプロセツサ５６は
割込みロジツク７８を介してＩ／Ｏマイクロプロ
セツサ３６へ割込みを発生する。PROM３８と連
合してＩ／Ｏマイクロプロセツサ３６は、チヤネ
ル番号、コマンド・コードそしてデータバイト用
の共有RAM４４内のメール・ボツクスをアドレ
スし、もし受信操作であるならば、Ｉ／Ｏマイク
ロプロセツサ３６は現在の主メモリ・アドレスの
ためにＩ／Ｏページング・ロジツク３４を介して
このチヤネルの現行CCBをアドレスする。Ｉ／
Ｏマイクロプロセツサ３６はインターフエース３
０へアドレス及びデータバイトを転送し、インタ
ーフエース３０には、主メモリ４への転送のため
に、バス要求に対する肯定応答を待つて、主メモ
リ４のアドレスとデータバイトが貯蔵される。

割込みロジツク７８はまた、通信制御装置１０
へ向けられたシステム・バス１６の情報を受ける
ため、Ｉ／Ｏマイクロプロセツサへ割込みをかけ
るためのバス・インターフエース３０からの信号
に応答できる。

割込みロジツク７８はまた、多数のCCP命令
が予じめ定められた数を超過したときにライン・
マイクロプロセツサ５６に割込みをかけるポー
ズ・タイマからの信号に応答でき、装置のポーリ
ングを開始するべくライン・マイクロプロセツサ
５６へ割込みをかける優先度走査６４からの信号
に応答でき、装置がポールに応答したときにライ
ン・マイクロプロセツサ５６へ割込みをかけるラ
イン・アダプタ６６からの信号に応答できる。

フリー・ランニング・タイマ３２と連合して、
Ｉ／Ｏマイクロプロセツサ３６は、ライン・マイ
クロプロセツサ５６によつて決定された時間遅延
後に予じめ定められた操作を開始するようライ
ン・マイクロプロセツサ５６に指示する。フリ
ー・ランニング・タイマ３２は“複数通信ライン
間でフリー・ランニング・タイマを共有する通信
マルチプレクサ”と言う表題の米国出願第191626
号に記述されている。

クロツク・システム７６は、以下で記述される
多数のタイミング信号は勿論、Ｉ／Ｏマイクロプ
ロセツサ３６及びライン・マイクロプロセツサ５
６のための位相／及び位相２のクロツク信号を発
生する。

CPU２からのＩ／Ｏコマンドを受けると、
Ｉ／Ｏマイクロプロセツサ３６は、RAM６０内
に貯蔵されたCCPを制御するため共有メモリ４
４内のメール・ボツクスを経てライン・マイクロ
プロセツサ５６へ１個のＩ／Ｏ命令を発生する。
これは“中央処理装置からのＩ／Ｏコマンドに対
する肯定応答を貯蔵するためにランダム・アクセ
ス・メモリを使用する通信マルチプレクサ”と言
う表題の米国出願第192127号に記述されている。

トランシーバ（XCVR）４６及びXCVR４８は
Ｉ／Ｏデータ・バス７４をライン・データ・バス
７２から隔離する。同様に、MUX及び制御４２
はＩ／Ｏアドレス・バス６８をライン・アドレ
ス・バス７０から隔離し、そしてＩ／Ｏアドレ
ス・バス６８またはライン・アドレス・バス７０
のいずれかに共有RAMを結合する。

第３図を参照するに、論理“０”にある信号
LREADY−０１またはLREADY−０２は、ライ
ン・アダプタ１２または１４に結合された通信ラ
インに接続された装置が、優先度走査６４による
ポールに応答してサービスを要求していることを
指示する。信号LREADY−は論理“０”に付勢
され、クロツク信号PRICLK−の上昇でフロツプ
１００をリセツトする。論理“０”にある出力信
号LRDYSY−はナンド・ゲート１０２の入力へ
印加される。優先度走査６４の出力である信号
STLOAD−は、“リード・オンリー・メモリを用
いた可変優先順位機構を有する通信マルチプレク
サ”と言う表題の米国出願第191875号に記述され
たようにポーリング操作の期間、論理“０”にあ
る。

ナンド・ゲート１０２の出力であるＤ入力信号
HITVALが論理“１”にあるので、フロツプ１
０６はクロツク信号PRICLK−の次の上昇でセツ
トされる。これは出力信号UP2IRQ−を論理
“０”へ付勢し、それによつてライン・マイクロ
プロセツサ５６を割込みシーケンスへと付勢す
る。ライン・マイクロプロセツサ５６はアドレ
ス・ラインU2AD00＋00乃至U2AD15＋00にアド
レスFFF8₆及びFFF9₁₆を発生し、ライン・ペー
ジング・ロジツク５４を経てライン・アドレス・
バス７０へ送る。そしてこれは、PROM５８内に
貯蔵された命令及びRAM６０内に貯蔵された
CCPの操作を開始する。信号PRSCCP−は、ラ
イン・ページング・ロジツク５４内のアドレス信
号FFF8₁₆及びFFF9₁₆に応答する論理により論理
“０”に付勢される。論理“０”にある信号
CCPRUN−はフロツプ１０６をリセツトし、そ
して優先度走査６４に信号を送り、CCPが動作
する。割込み信号UP2IRQ−論理“１”へ付勢さ
れる。

CCPは通信ラインの操作を制御する。CCPの
各命令はPROM６２内のプログラム・ルーチンを
呼び出す。ライン・マイクロプロセツサ５６は
CCP命令を遂行するべくプログラム・ルーチン
の複数の命令を実行する。

ライン・マイクロプロセツサ５６が通信ライン
と行なうその操作を終了すると、それはアドレス
OOF1₁₆を発生する。ライン・ページング・ロジ
ツク５４はアドレスOOF1₁₆に応答し、論理
“０”にある信号LNMREF−を発生する。デコー
ダ１６４が駆動され、信号LRQIRQ−が論理
“０”に付勢される。これはフロツプ１６６をセ
ツトし、論理“０”にある出力信号UP1IRQ−は
Ｉ／Ｏマイクロプロセツサ３６を割込みモードへ
付勢する。

Ｉ／Ｏマイクロプロセツサ３６はアドレス
FFF8₁₆及びFFF9₁₆を発生する。Ｉ／Ｏページン
グ・ロジツク３４からの信号U1CRIQ−はアドレ
スFFF8₁₆に応答し、フロツプ１６６をリセツト
する。Ｉ／Ｏマイクロプロセツサ３６はPROM３
８内に貯蔵されたプログラム・ルーチンによつて
制御され、ライン・マイクロプロセツサ５６によ
つて共有メモリ４４内のメール・ボツクスに貯蔵
されているコマンド信号に従つてデータを処理す
る。

CPU２はシステム・バス１６を経て送られる
Ｉ／Ｏコマンドによつて通信制御装置１０を制御
する。これらのＩ／ＯコマンドはLCT及びCCB
を設定し、またはLCT及びCCBを読出す。一例
として、或るＩ／Ｏコマンドは主メモリ４のアド
レスを１個のCCB内に設定する。他のＩ／Ｏコ
マンドは上記CCB内に範囲（range）を設定す
る。Ｉ／Ｏコマンド操作は“中央処理装置からの
Ｉ／Ｏコマンドに対する肯定応答を貯蔵するため
にランダム・アクセス・メモリを使用する通信マ
ルチプレクサ”と言う表題の米国出願第192127号
に記述されている。

バス・インターフエース３０は、Ｉ／Ｏコマン
ドをシステム・バス１６を経てCPU２から受信
すると、信号IOCMMD＋を発生する。出力信号
IOCMMD＋はバス・インターフエース３０から
のタイミング信号MYD100＋の上昇のもとにフロ
ツプ１２８をセツトする。論理“０”にある割込
み信号UP1NMI−はＩ／Ｏマイクロプロセツサ３
６の非マスクの割込み入力端子へ印加され、Ｉ／
Ｏマイクロプロセツサ３６は割込みベクトル・ア
ドレスFFFC₁₆及びFFFD₁₆を発生する。Ｉ／Ｏ
コマンドはフアンクシヨン・コードを含んでお
り、これはＩ／Ｏページング・ロジツク３４にお
いて割込みベクトル・アドレスFFFC₁₆を修飾
し、PMOM３８のアドレス位置を指示する。こ
のアドレスは、フアンクシヨン・コードで規定さ
れたＩ／Ｏコマンドを実行するプログラムの開始
アドレスを貯蔵している。割込みベクトル・アド
レスFFFC₁₆はＩ／Ｏページング・ロジツク３４
において信号NM1CLR−を発生し、フロツプ１
２８をリセツトする。

フロツプ１２６は、ポーズ・タイマ６２がタイ
ムアウトするとポーズ・タイマ６２から出力され
るTBORW1−信号の上昇でセツトされる。論理
“０”にある割込み信号UP2NMI−はライン・マ
イクロプロセツサ５６の非マスクの割込み端子へ
印加され、ライン・マイクロプロセツサ５６は割
込みベクトル・アドレスFFFC₁₆及びFFFD₁₆を
発生する。PROM５８内のアドレス位置FFFC₁₆
及びFFFD₁₆の内容はタイムアウトしたポーズ・
タイマ６２を処理するためのプログラム・アドレ
スを発生する。フロツプ１２６は、デコーダ１６
４の出力である信号PTMRSB−が論理“０”に
付勢されるとき、停止タイマまたは待ち命令の期
間リセツトされる。

多数のタイミング及び制御信号がＩ／Ｏマイク
ロプロセツサ３６及びライン・マイクロプロセツ
サ５６の入力端子に印加される。φ_１及びφ_２端
子へ印加された信号P1PHZ1＋，P1PHZ2＋，
P2PHZ1＋及びP2PHZ2＋は基準タイミングを用
意する。F2端子に印加された信号CKPHZA−は
マイクロプロセツサの書込みサイクル期間にデー
タ・バスを可能化し、マイクロプロセツサの読出
しサイクル期間にデータ・バスを不可能化する。
HALT端子に印加された論理“０”の信号
P1HALT−及びP2HALT−は命令が実行された
後にマイクロプロセツサを停止する。Ｒ端子に印
加された信号MSTCAD−は電源が投入される
と、マイクロプロセツサをスタートする。

第４図は優先度走査６４の詳細なロジツクを示
す。第５図は欄Ａ乃至Ｖに示されるような種々の
入力形態に対するPROM５１８の出力状態を示
す。

優先度走査６４の操作には７個のモードがあ
る。

モード１ 信号INSCANが論理“１”にある。

これは開始モードであり、FIFO５００は32チ
ヤネルの番号の内の31個を装荷される。32番目の
チヤネル番号はカウンタ／レジスタ５０４に装荷
される。FIFO５００は各メモリ位置に４ビツト
を貯蔵するので、LDSCANフロツプ５２４は16
個の受信チヤネル番号に対してリセツトされ、16
個の送信チヤネル番号に対してセツトされる。論
理“０”にある信号LDSCAN＋によつて同定さ
れる複数の受信チヤネル番号は論理“１”にある
信号LDSCAN＋によつて同定される複数の送信
チヤネル番号より上の優先度を有する。受信チヤ
ネル番号は送信チヤネル番号より前にFIFO５０
０に装荷される。

モード２ 信号INSCAN＋は論理“０” 信号STATE1＋は論理“０” 信号STATE2＋は論理“０” 信号STATE3＋は論理“０” 各５ビツトのチヤネル番号、信号LSCAN0＋，
LSCAN1＋，LSCAN2＋，LSCAN3＋及び
LDSCAN＋が順次装置へ送出される。サービス
を要求している装置はチヤネル番号を受信すると
論理“０”にある信号LREADY−を発生する。
これはCCPによつてチヤネル要求を実行するた
めライン・マイクロプロセツサ５６に割込みをか
ける。

モード３ 信号INSCAN＋は論理“０” 信号STATE1＋は論理“０” 信号STATE2＋は論理“０” 信号STATE3＋は論理“１” ａ 受信チヤネルの操作 残余の複数の受信チヤネル番号は再循環さ
れ、この再循環後に、最初の送信チヤネル番号
はFIFO５００の出力にある。

ｂ 送信チヤネルの操作 優先度走査６４ロジツクは無動作 モード４ 信号INSCAN＋は論理“０” 信号STATE1＋は論理“０” 信号STATE2＋は論理“１” 信号STATE3＋は論理“０” ａ 受信チヤネルの操作 FIFO５００は出力から入力へ複数の送信チ
ヤネル番号の再循環を始める。

ｂ 送信チヤネルの操作 優先度走査６４ロジツクは無動作。

モード５ 信号INSCAN＋は論理“０” 信号STATE1＋は論理“０” 信号STATE2＋は論理“１” 信号STATE3＋は論理“１” ａ 受信チヤネル操作 複数の送信チヤネル番号の再循環。再循環の
終了で、最初の受信チヤネル番号はFIFO５０
０の終了で、最初の受信チヤネル番号はFIFO
５００の出力にある。

ｂ 送信チヤネル操作 複数の送信チヤネル番号の再循環。再循環の
終了で、最初の受信チヤネル番号はFIFO５０
０の出力にある。

最初の受信チヤネル番号がFIFO５００の出力
にあるまでFIFO５００内の複数のチヤネル番号
を再循環することにより、優先順位が受信チヤネ
ルに与えられる。

モード６ 信号INSCAN＋は論理“０” 信号STATE1＋は論理“１” 信号STATE2＋は論理“０” 信号STATE3＋は論理“０” 優先度走査６４ロジツクは、CCPが完遂され
そして信号CCPRUNは論理“０”にあることを
ライン・マイクロプロセツサ５６が指示するま
で、待ちモードにある。

ａ 受信チヤネル操作 １ ポーズ・タイマはタイムアウトしていな
い。優先度走査６４ロジツクは無動作。

２ ポーズ・タイマ６２によるタイムアウト。

カウンタ／レジスタ５０４内に貯蔵された
受信チヤネル番号をFIFO５００の入力へ再
循環するサイクルを開始、それにより、特定
チヤネルでの誤動作に起因する“停止”から
通信制御装置１０を守る。

ｂ 送信チヤネル操作 １ ポーズ・タイマはタイムアウトでない。

カウンタ／レジスタ５０４内に貯蔵された
送信チヤネル番号をFIFO５００の入力へ装
荷するサイクルを開始。

２ ポーズ・タイマ６２によるタイムアウト。

カウンタ／レジスタ５０４内に貯蔵された
送信チヤネル番号をFIFO５００の入力へ装
荷するイクルを開始。

モード７ 信号INSCAN＋は論理“０” 信号STATE1＋は論理“１” 信号STATE2＋は論理“０” 信号STATE3＋は論理“１” ａ 受信チヤネル操作 １ ポーズ・タイマ６２はタイムアウトしてい
ない。モード２へ行く。

２ ポーズ・タイマ６２によるタイムアウト
FIF0５００の出力にある受信チヤネル番号
をカウンタ／レジスタ５０４へ装荷し、モー
ド２へ行く。

ｂ 送信チヤネル操作 １ ポーズ・タイマ６２はタイムアウトしてな
い。

FIFO５００の出力にある受信チヤネル番
号をカウンタ／レジスタ５０４へ装荷し、モ
ード２へ行く。

２ ポーズ・タイマ６２によるタイムアウト。

FIFO５００の出力にある受信チヤネル番
号をカウンタ／レジスタ５０４へ装荷し、モ
ード２へ行く。

モード２乃至５は高速装置に最高の優先順位を
用意し、その受信チヤネル番号はカウンタ／レジ
スタ５０４へ装荷され、次の優先順位は受信チヤ
ネルを要求している装置に与えられ、そして最後
の優先順位は送信チヤネルを要求している装置に
与えられる。処理された最後の受信チヤネルは最
高の優先順位を有し、処理された最後の送信チヤ
ネルは最低の優先順位を有する。

７モードの操作を説明する優先度走査６４の詳
細論理についての記述は第４及び５図を用いて続
けられる。

モード１−開始 PROM５１８は第５図の欄Ａ，Ｂ，Ｃ及びＤに
示される出力信号を用意する。

欄Ａ，Ｂ及びＣとして、出力信号は、
LONGSH−及びSTLOAD−が論理“１”そして
SHFTEN−及びSTECNT＋が論理“０”であ
る。

FIFO５００は31個のチヤネル番号で装荷され
る。32番目のチヤネル番号F₁₆はカウンタ／レジ
スタ５０４内に貯蔵されて残る。FIFO５００は
各メモリ位置に４ビツトを貯蔵し、各チヤネル番
号の五番目のビツトはLDSCANフロツプ５２４
内に貯蔵されている。16個の受信チヤネル番号は
フロツプ５２４のリセツトと共にFIFO５００内
に装荷され、続いてフロツプ５２４のセツトと共
に15個の送信チヤネル番号が装荷される。チヤネ
ル番号はカウンタ／レジスタ５０４から連続して
FIFO５００へ装荷され、送信チヤネル番号F₁₆
はカウンタ／レジスタ５０４に残り、そしてフロ
ツプ５２４はセツトされる。

論理“１”にある信号LONGSH−及び
INSCAN＋はカウンタ／レジスタ５０４がカウン
タとして動作するように条件ずける。論理“０”
にある信号CLEAR−は通信制御装置の起動シー
ケンス期間にカウンタ５１４の出力信号を論理
“０”にした。論理“０”にある信号INSCAN−
は、カウンタ／レジスタ５０４の出力信号をマル
チプレクサ（MUX）５０２が受信するようにア
ンド・ゲート５２０からのSELMUX＋を論理
“０”に付勢する。

シフトパルス・フロツプ５０８はFIFO５００
へ書込まれた各チヤネル番号に対してセツトし、
そしてカウンタ／レジスタ５０４を次のチヤネル
番号へ増加させるためシフトパルス・フロツプ５
０８はリセツトする。フロツプ５０８のリセツト
はまたカウンタ５１６を増加し、最後の受信チヤ
ネル番号及び最後の送信チヤネル番号がカウン
タ／レジスタ５０４内へ貯蔵された時を指示す
る。

論理“１”にある入力信号INPRDY＋FIFO５
００の入力が利用可能であることを指示する。論
理“１”にある出力信号OUTRDY＋はFIFO５
００の出力が満たされていることを指示する。信
号OUTRDY＋及びINPRDY＋は、クロツクパル
スPRICLK−の上昇においてフロツプ５０８をセ
ツトまたはリセツトするようにMUX５０６の出
力信号SHIFTS＋を条件ずける。

最初にカウンタ／レジスタ５０４は論理“０”
にある信号CLEAR−によつてO₁₆にリセツトさ
れる。信号INPRDY＋は論理“１”にあり、
OUTRDY＋は論理“０”、MUX５０６の入力で
あるINSCAN＋は論理“１”にあり、フロツプ５
０８はクロツクパルスPRICLK＋の上昇でセツト
する。FIFO５００の入力端に印加される論理
“１”にある信号SHFPLS＋は、出力信号
LDSCAN0＋乃至LDSCAN3＋をMUX５０２を経
由して、信号IFIF00＋乃至IFIF03＋としてFIFO
５００へ装荷する。信号INPRDY＋は、チヤネル
番号がカウンタ／レジスタ５０４から受信される
際に論理“０”に付勢され、論理“１”にある信
号SHFPLS＋はMUX５０６の入力端子４を選択
する。論理“０”にある信号SHFTEN−はフロ
ツプ５０８をリセツトさせる。信号SHFPLS−の
上昇は、インバータ５３６の出力である信号
INSCAN＋が論理“１”にあるので、レジスタ・
カウンタ５０４を増加する。チヤネル番号が
FIFO５００を経てゆくと、信号INPRDY＋は再
び論理“１”に付勢される。信号OUTRDT＋は
次のサイクルのため論理“１”にある。この場合
には、インバータ５３８の出力はMUX５０６の
入力端子３に印加されており、信号SHFTEN−
は論理“１”にあるので、フロツプ５０８はセツ
トされる。

信号SHFPLS−の上昇はカウンタ５１６を増加
する。チヤネル番号が受信チヤネル番号として同
定される最初の16個のチヤネル番号に対してフロ
ツプ５２４はリセツト状態にある。16番目のチヤ
ネル番号F₁₆がカウンタ・レジスタ５０４内に貯
蔵されるとき、カウンタ５１６の桁上げ出力であ
る桁上げ信号DIRCNT＋は論理“１”に付勢され
る。PROM５１８の入力に印加された信号
DIRCNT＋は第５図の欄Ｃの出力を用意する。イ
ンバータ５２２の出力である信号SELMUX−が
論理“１”にあるので、フロツプ５２４は信号
DIRCNT＋の下降でセツトする。第５図の欄Ｂは
PROM５１８の出力を示す。次の15個の送信チヤ
ネル番号がFIFO５００へ装荷される。信号
DIRCNT＋が再び論理“０”にあるとき、PROM
５１８の出力は第５図の欄Ｄで示されるようであ
る。フロツプ５０８をセツトから守り、カウンタ
５１４を8₁₆で装荷するために信号SHFTEN−は
論理“１”へ付勢され、信号STLOAD−は論理
“０”へ付勢される。これは信号INSCAN−を論
理“１”へ付勢し、INSCAN＋を論理“０”へ付
勢する。送信チヤネル番号F₁₆はカウンタ・レジ
スタ５０４内に貯蔵される。

モード２ ポーリング操作は論理“１”にある信号
LREADY−で始まり、第３図のフロツプ１００
はセツトして論理“１”の信号LRDYSY−を出
力し、そしてPROM５１８の複数の出力は第５図
の欄Ｅで示される如く論理“０”にある。信号
INPRDY＋及びOUTRDY＋は、FIFO５００の出
力は満たされており、且つ入力は利用可能である
ので、論理“１”にある。論理“１”にある信号
SHFTEN−はフロツプ５０８をセツトし、論理
“０”にある信号SHFTEN−はフロツプ５０８を
リセツトする。アンドゲート５１０の出力である
信号SHFTOT＋は論理“１”にある。これによ
つて、FIFO５００は信号ラインOFIF00乃至
OFIF03を経てチヤネル番号を読出し、それをカ
ウンタ／レジスタ５０４に貯蔵する。ライン・ア
ダプタ６６を経由して装置へ送出された先のチヤ
ネル番号は、いまMUX５０２を経由してFIFO５
００へ装荷される。信号SELMUX−が論理
“１”にあるので、信号DIRCNT＋の引き続く下
降状態でフロツプ５２４がその状態を維持され、
ポーリング操作は続けられる。

信号LREADY−が論理“０”へ付勢され、そ
れで信号LONGSH−及び信号SHFTEN−が第５
図の欄Ｆで示すように論理“１”へ付勢され、こ
れによつてカウンタ／レジスタ５０４からチヤネ
ル番号が送出され、このチヤネル番号に、サービ
スを要求している装置が応答をするまでこのポー
リングは続く。フロツプ５０８のセツトを阻止し
且つカウンタ／レジスタ５０４内の割込みチヤネ
ル番号を保持しておくことによつてポーリングは
停止する。論理“０”にある信号LREADY−は
第３図のフロツプ１００をリセツトし、信号
LRDYSY−を論理“０”へ付勢する。これはラ
イン・マイクロプロセツサ５６に割込む。チヤネ
ル・プログラムは、論理“１”にある第３図の信
号CCPRUN＋によつて指示され、開始される。
それで第５図の欄Ｇに示されるように、PROM５
１８の出力は論理“１”になり、そしてカウンタ
５１４は論理“１”にある信号STECNT＋によ
り増加され、優先度走査６４を次のモードへ付勢
する。

モード３ ａ 受信チヤネル操作 １個の受信チヤネルがそのチヤネル番号に応
答したとすると、第５図の欄Ｈに示されるよう
に、信号LONGSH−及びSTLOAD−は論理
“１”になり、信号SHFTEN−及びSTECNT
＋は論理“０”になる。これはアンドゲート５
２０の出力、信号SELMUX＋、を論理“１”
にし、MUX５０２の端子１を選択する。ま
た、フロツプ５０８は信号SHFTEN＋が論理
“１”にあるので前述のように循環する。受信
チヤネル番号は、信号DIRCNT＋が論理“１”
になるまで、FIFO５００の出力から入力MUX
５０２を経由して再循環する。これは、第５図
の欄Ｉで示されるように信号STECNT＋を論
理“１”に付勢し、そしてカウンタ５１４をク
ロツクパルスPRICLK−の上昇において増加さ
せ、優先度走査６４をモード４へ移す。

ｂ 送信チヤネル操作 フロツプ５２４がセツトされ、信号
LDSCAN＋が論理“１”にあるので、PROM
５１８の出力は第５図の欄Ｊに示されるように
論理“１”になり、それでカウンタ５１４は増
加し、優先度走査６４をモード４へ移す。

モード４ ａ 受信チヤネル操作 FIFO５００の入力から出力への最後の受信
チヤネル番号の再循環期間に信号DIRCNT＋は
まだ論理“１”にあるので、第５図の欄Ｋに示
すように、論理“０”にある信号SHFTEN−
は、フロツプ５０８が循環を継続するのを許容
する。信号DIRCNT＋が論理“０”に降下する
と、信号STECNT＋は第５図の欄Ｌに示すよ
うに論理“１”へ付勢される。これはカウンタ
５１４を増加し、FIFO５００の出力から入力
へMUX５０２を経由して送信チヤネル番号が
再循環を開始するように、優先度走査６４をモ
ード５へ移す。

ｂ 送信チヤネル操作 フロツプ５２４がセツトされているので、第
５図の欄Ｍで示されるように、PROM５１８の
すべての出力信号は論理“１”にある。これは
カウンタ５１４を増加し、優先度走査６４をモ
ード５へ移す。

モード５ ａ 受信チヤネル操作 第５図の欄Ｎに示すようにPROM５１８の出
力信号である論理“１”にあるLONGSH−及
び論理“０”にあるSHFTEN−は、フロツプ
５０８がセツトされそしてリセツトされている
ので、複数の送信チヤネル番号がMUX５０２
を経由してFIFO５００の出力から入力へ再循
環し続けるのを許容する。最後の送信チヤネル
番号が再循環されると、信号DIRCNT＋は論理
“１”へ付勢され、そして、第５図の欄Ｏで示
されるように、すべてのPROM５１８の出力信
号は論理“１”になり、優先度走査６４をモー
ド６へ移す。FIFO５００は古い第１の受信チ
ヤネル番号をその出力に有し、最後の送信チヤ
ネル番号を最後の位置に有する。

ｂ 送信チヤネル操作 第５図の欄Ｎ及びＯに示すようなPROM５１
８の出力信号は送信チヤネル番号を前述のモー
ド５ａで記述したように再循環させる。

モード６ 第５図の欄Ｐに示すように、信号LONGSH
−，SHFTEN−及びSTLOAD−は論理“１”に
より、そして信号STECNT＋は論理“０”にあ
り、これらは優先度走査６４を待ちモードに維持
する。この間、ライン・マイクロプロセツサ５６
は、信号CCPRUN＋が論理“１”にあるので、
カウンタ／レジスタ５０４の出力にある番号及び
フロツプ５２４で同定されたチヤネルの処理を行
なう。

ａ 受信チヤネル操作 １ ポーズ・タイマ６２はタイムアウトしてな
い。

ライン・マイクロプロセツサ５６がCCP
の実行完了を指示して信号CCPRUN＋下降
すると、第５図の欄Ｑに示されるように、
PROM５１８の全出力は論理“１”により、
優先度走査６４はモード７へ移る。

２ ポーズ・タイマ６２がタイムアウト 論理“１”にあるライン・マイクロプロセ
ツサ５６割込み信号UP2NMI＋はポーズ・タ
イマ６２がタイムアウトしたことを指示す
る。それは、CCPが予じめ定められたプロ
グラム・ステツプ数より多く動作したことで
ある。それで、第５図の欄Ｓに示されるよう
に、PROM５１８の信号LONGSH−及び
SHFTEN−は論理“０”にあり、信号
STECNT＋及びSTLOAD−は論理“１”に
ある。これはMUX５０２の複数の端子を０
にし、カウンタ／レジスタ５０４内に貯蔵さ
れたチヤネル番号をMUX５０２を経由して
FIFO５００へ装荷し、そしてFIFO５００
の出力にあるチヤネル番号をカウンタ／レジ
スタ５０４に貯蔵する。カウンタ５１４は増
加され、優先度走査６４はモード７へ移る。

ｂ 送信チヤネル操作 第５図の欄Ｒ及びＴに示されるように、信号
LONGSH−及びSHFTEN−は論理“０”にあ
り、信号STECNT＋及びSTLOAD−は論理
“１”にある。それ故、信号US2NMI＋の状態
に関係なく、カウンタ／レジスタ５０４内に貯
蔵された送信チヤネル番号はFIFO５００の入
力へ装荷され、第１番目の受信チヤネル番号は
カウンタ／レジスタ５０４へ装荷され、そして
カウンタ５１４は増加され、優先度走査６４を
モード７へ移す。

いずれの事象においても、ナンドゲート５２６
の入力信号、STATE1＋、STECNT＋及び
LDSCAN−が論理“１”にあるので、ナンドゲ
ート５２６の出力である信号CLRCNT−は論理
“０”に付勢される。これはカウンタ５１６（F₁₆
を含む）を論理“０”へクリヤする。また、ナン
ドゲート５２６の出力はフロツプ５２４のリセツ
トへ印加され、信号DIRCNT＋の下降でのそのセ
ツトを阻止する。

モード７ 論理“１”にある信号SHFPLS＋で指示された
ようにカウンタ／レジスタ５０４内に貯蔵された
チヤネル番号がFIFO５００へ装荷されつつあれ
ば、第５図で示されるように、PROM５１８の出
力信号LONGSH−及びSHFTEN−は転送の完了
を準備する。フロツプ５２８がリセツトされる
と、第５図の欄Ｖに示されるように、信号
LONGSH−及びSHFTEN−は論理“１”にな
り、信号STECNT＋及びSTLDAD−は論理
“０”になる。

論理“０”にある信号STLOAD−はカウンタ
５１４の出力である信号STATE1＋、STATE2
及びSTATE3＋を論理“０”へ、信号INSCAN
−を論理“１”へ付勢し、これによりPROM５１
８の出力信号は第５図の欄Ｅに示される状態へ付
勢される。ポーリング操作はモード２において記
述されたように続く。

ライン・マイクロプロセツサ５６は、ライン・
ページング・ロジツク５４へチヤネル番号を読取
るため、ライン・アドレス・バス７０にアドレス
00F4₁₆を発生する。論理“１”にあるアドレス信
号U2AD13＋及び論理“０”にあるアドレス信号
U2AD12＋、U2AD14、U2AD15は第３図のデコ
ーダ１６４に印加され、信号LNRQSB−を論理
“０”へ付勢し、これはドライバ５１２を能動に
し、そしてライン・ページング・ロジツク５４内
の貯蔵装置に向けて能動チヤネル番号をライン・
データ・バス７２上へ付勢する。

第６図を参照する。欄R1乃至R5は、受信チヤ
ネルがそのチヤネル番号に応答した際種々の操作
モード期間におけるFIFO５００内のチヤネル番
号のリストの順序を示している。欄T1乃至T3
は、１個の受信チヤネルがそのチヤネル番号に応
答した後に１個の送信チヤネルがそのチヤネル番
号に応答した際、FIFO５００におけるチヤネル
番号のリストの順序を示している。欄I1は、モー
ド１期間の開始の後にFIFO５００のチヤネル番
号リストを、モード２期間にポールされた最初の
チヤネル番号であるチヤネル番号1Fで示す。Ｆ
はカウンタ／レジスタ５０４内に貯蔵された16進
数字であり、１はフロツプ５２４の出力信号
LDSCAN＋の２進状態である。

欄R1は、受信チヤネル05がモード２期間にそ
のチヤネル番号に応答した後のリストを示す。欄
R2は、モード３期間においてリストの最後に向
つての複数の受信チヤネル番号の再循環の結果を
示す。欄R3は、モード４及び５期間においてリ
ストの最後に向つての複数の送信チヤネル番号の
再循環の結果を示す。

モード６及び７期間において、欄R4は、リス
トの最後へ受信チヤネル番号05₁₆を再循環したリ
ストを示し、そして次の受信チヤネル00₁₆はカウ
ンタ／レジスタ５０４へ装荷される（最初の
“０”は論理“０”にある信号LDSCAN＋を表示
する）。R3によつて表示されるリストは受信チヤ
ネル番号05によつてポーズ・タイマ６２がタイム
アウトしてないことを表わしている。前者はチヤ
ネル番号05の継続するタイムアウトで通信制御装
置１０が停止するのを阻止するためになされる。

欄R3またはR4で指示されるリストはモード２
においてポールされる。

欄T1は、モード２のポール期間にチヤネル番
号17がそのチヤネル番号に応答したことを示す。
欄T2はモード５においてリストの最後へ再循環
された残余の送信チヤネル番号を示す。欄T3
は、モード６及び７において送信チヤネル番号が
FIFO５００へ装荷され、フロツプ５２４がリセ
ツトされ、そしてFIFO５００の出力にある最初
の受信チヤネル番号05がカウンタ／レジスタ５０
４内に貯蔵されることを示している。それで、ポ
ーリングはモード２において継続する。

以下の論理回路は、Texas Instruments Inc.
によつて1976年に著作権登録された“TTL Data
Book for Design Engineers”第２版において記
述されている。

フロツプ１００，１２８ 74S74 １０６ 74LS74 １０８，１２６，１６６ 74LS112 ５２４ 74LS112 ５０８ 74LS74 デコーダ１６４ 74LS138 カウンタ５０４，５１４ 74LS161 ５１６ 74LS191 MUX５０２ 74LS157 ５２８ 74LS151 以下のAM3341／2841回路は、Advanccd
Micro Devices，901 Thompson Place，
Sunnyvale，California 94086によつて1974年著
作権登録された“Advanced Micro Devices
Databook”において記述されている。

FIFO５００ AM3341／2841 以下の82S137回路は、Signetics
Corporation，811E. Argues Avenue，
Sunnyvale，California 94086によつて1976年に
著作権登録された“Signetics Data Manual”に
おいて記述されている。

PROM518 82S137 マイクロプロセツサ３６及び５６は、Motorola
Semiconductor Products Inc.Box 20912，
Phoenix，Arizonaによつて1978年著作権登録さ
れた“The Complete Microcomputer Data
Catalog”において記述されたMotorola 6800B回
路である。

本発明の好ましい実施例が説明されているの
で、所謂当業者は、多数の変更や修正が特許請求
の範囲内で記載されている本発明に対してするこ
とができることが理解できるであろう。前述の多
数の構成要素は、特許請求の範囲の思想の範囲内
において、同様の結果をもたらす他の構成要素と
置換えることが可能である。本発明は、特許請求
の範囲の記載のみに制限されるべきである。

【図面の簡単な説明】

第１図はデータ処理システム全体のブロツク・
ダイヤグラムである。第２図は通信制御装置１０
全体のブロツク・ダイヤグラムである。第３図は
Ｉ／Ｏマイクロプロセツサ３６及びライン・マイ
クロプロセツサ５６割込みロジツクのロジツク・
ダイヤグラムである。第４図は優先度走査６４の
詳細ロジツクを示す。第５図は種々の操作モード
期間でのリード・オンリー・メモリ５１８の出力
信号を示す。第６図は種々の操作モードの後でフ
アースト・イン、フアースト・アウト・メモリ内
に貯蔵された種々のチヤネル番号リフトの代表的
な例を示す。 ２……中央処理ユニツト（CPU）、４……主メ
モリ、６……周辺制御装置、８……通信サブシス
テム、１０……通信制御装置、１２，１３，１４
……ライン・アダプタ、１６……システム・バ
ス、１７……ライン・アダプタ・バス、３０……
バス・インターフエース、３２……フリーランニ
ングタイマ、３４……Ｉ／Ｏページングロジツ
ク、３６……Ｉ／Ｏマイクロプロセツサ、３８…
…プログラム可能な読み出し専用メモリ
（PROM）、４０……作業用RAM、４４……共有
RAM、５０……Ｓレジスタ、５２……作業用
RAM、５４……ライン・ページングロジツク、
５６……ライン・マイクロプロセツサ、６２……
ポーズ・タイマ、６４……優先度走査、６６……
ライン・アダプタ・インターフエース、６８……
Ｉ／Ｏアドレス・バス、７０……ライン・アドレ
ス・バス、７２……ライン・データ・バス、７４
……Ｉ／Ｏデータ・バス、７６……クロツクシス
テム、７８……割り込みロジツク。

Claims (1)

1. 【特許請求の範囲】 １ 単一の通信ラインに接続された複数の同期お
   よび非同期の装置とデータ処理システムの間でデ
   ータの通信を行なう入力／出力システムであつ
   て、前記装置の各々は、前記入力／出力システム
   内で各自の受信チヤネル番号と送信チヤネル番号
   を割当てられ、また前記データ処理システムとデ
   ータ通信する用意ができたとき、前記通信ライン
   からその各自の受信または送信チヤネル番号の受
   取に応じて、リクエスト信号を前記通信ラインへ
   供給し、そしてポーリング回路５００，５０２，
   ５０４が前記チヤネルの各々のチヤネル番号をシ
   ーケンスに発生することによつて通信用にチヤネ
   ルを連続的に可能化し、受信チヤネルは前記ポー
   リング回路によつて受信チヤネル番号を前記シー
   ケンスにおいて第１番目とされることによつて通
   信の最も高い優先順位に設定され、同期送信チヤ
   ネルが比較的に高い優先順位に設定されるように
   する装置を具備した前記入力／出力システムにお
   いて、 前記ポーリング回路によつて発生されたチヤネ
   ル番号を受け取り、変更を施さない前記チヤネル
   番号のあるものおよび変更を施した他の前記チヤ
   ネル番号を選択的に供給するためのトランスレー
   タ５２８であつて、受信チヤネル番号の１つを前
   記同期送信チヤネルの送信チヤネル番号へ変換す
   る前記トランスレータ５２８と、 前記トランスレータによつて供給されたチヤネ
   ル番号を前記受信ラインへ供給するための回路５
   １２とを備えたことを特徴とするもの。