KR900008883Y1 - 버스 싸이클 신호 발생기 - Google Patents

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Abstract

내용 없음.

Description

버스 싸이클 신호 발생기
첨부된 도면은 본 고안 버스 싸이클 신호 발생기의 일실시예를 보인 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 중앙처리장치 2 : 버스 콘트롤러
3 : 1b비트용 버스싸이클신호 발생부 AND1-AND4: 앤드게이트
OR1-OR3: 오아게이트 ANND1,NAND2: 낸드게이트
본 고안은 32비트용 중앙처리장치를 사용하는 시스템에 16비트용 중앙처리장치의 주변 콘트롤러를 바로 인터페이스시킬수 있도록하기 위한 버스 싸이클 신호 발생기에 관한 것이다.
일반적으로 마이크로 프로세서는 최초의 4비트가 개발된 이래 8비트, 16비트의 처리 용량으로 발전되어 왔으며, 최근에는 32비트의 마이크로 프로세서가 개발되었다.
이러한 마이크로 프로세서를 중앙처리장치로하여 시스템을 구성할 경우 사용되는 마이크로 프로세서의 버스 싸이클 신호에 맞추어 모든 주변 콘트롤러들을 설계하여야 한다.
그런데 마이크로 프로세서의 버스 싸이클 신호는 그 처리 용량에 따라 각기 다르며, 이로인해 버스 싸이클은 시스템 설계시 필수적으로 감안되어야할 사항이었다.
실예를들면 16비트인 80286프로세서를 중앙처리장치로 이용하는 시스템에서는 버스제어 신호로서 등과 같은 신호를 사용하고 있다.
이들 신호중와은 버스 싸이클의 종류와 타이밍을 전하기 위한 상태신호로서, 신호의 수신, 전송 또는 인터럽트, 정지거나 셧다운(Shut down) 상태등을 나타내고, 신호의 수신중이거나 전송중에 버스제어신호는 억세스하는 디바이스가 메모리인지 입출력 장치 인지를 지정하며, 주변 장치로부터의 인터럽트 요구가 있을 때 중앙처리장치는 인터럽트 승인신호를 출력하여 그에 대한 응답을 하였다.
그리고 주변의 버스 콘트롤러에서는 버스 싸이클에 관계된 신호, 즉 상기 16비트용 중앙처리장치에서 출력된 상태신호와 클럭 펄스만을 이용하여 버스 지령 및 버스의 제어에 필요한 신호를 만들어 내었다.
한편 32비트인 80386프로세서를 중앙처리장치로 이용하는 시스템에서는 상기 16비트용 중앙처리장치와는 달리 버스 싸이클에 관계된 신호로서등을 사용하고 있다.
그러므로 주변의 버스 콘트롤러에서도 상기 버스 싸이클 신호를 받아들여 버스제어신호를 발생시켜야 한다.
그러나 32비트용 중앙처리장치를 내장한 시스템은 아직 개발단계에 있으며, 그 주변 콘트롤러는 완전하게 개발되지 않은 상태이므로 중앙처리장치의 신호처리속도를 따라갈수 없는 문제점이 생기게 된다.
즉, 32비트용 마이크로 프로세서를 사용함에 따라 중앙처리장치의 처리 용량이 커지고, 그 신호처리속도도 빨라졌지만 주변 콘트롤러의 처리속도가 이를 보조할 수 있을 정도로 빠르지 못하므로 시스템의 기능은 기존의 16비트용 마이크로 프로세서를 사용했을 때와 별다른 차이가 없는 것이다.
이런 이유로 32비트용 마이크로 프로세서를 사용하여 컴퓨터나 그 응용기기를 구성하기 위해서는 기존의 16비트용 버스 콘트롤러를 사용할 수 밖에 없었다.
본 고안은 이러한 점을 감안하여, 32비트용 중앙처리장치에서 출력되는 버스 싸이클 신호를 논리조합해 16비트용 중앙처리장치의 버스 싸이클 신호와 호환성을 갖는 신호를 발생시킴으로써 32비트용 중앙처리장치에 16비트용 버스 콘트롤러를 바로 인터페이스시킬수 있게 안출한 것으로, 이를 첨부된 도면을 참조하여 설명하면 다음과 같다.
본 고안은 도면에 도시된 바와 같이 32비트용 중앙처리장치(1)와, 16비트용 버스 콘트롤러(2)를 구비한 시스템에 있어서, 상기 중앙처리장치(1)와 버스 콘트롤러(2)사이에 중앙처리장치(1)로부터의 칩 인에이블 선택신호(CE)와 대기신호(SW₁,WS₂)에 따라 중앙처리장치(1)에서 출력된 32비트용 버스 싸이클 신호 를 논리 조합하여 16비트용 버스 싸이클 신호를 발생시키는 16비트용 버스 싸이클 신호 발생부(3)를 연결하여 구성하였다.
여기서, 16비트용 버스 싸이클 신호 발생부(3)는 중앙처리장치(1)로부터의 버스 싸이클 신호 와 칩 인에니블 선택신호(CE)를 논리곱하는 앤드게이트(AND₁-AND₄)와, 앤드게이트(AND₁-AND₃)의 출력신호를 논리합하는 오아게이트(OR₁)와, 앤드게이트(AND₁),(AND₄)의 출력신호를 논리합하는 오아게이트(OR₂)와, 중앙처리장치(1)로부터의 대기신호(SW₁,SW₂)를 논리합하는 오아게이트(OR₃)와, 오아게이트(OR₁),(OR₃) 및 오아게이트(OR₂),(OR₃)의 출력신호를 각각 논리곱하는 낸드게이트(NAND₁), (NAND₂)로 구성되어 있다.
이하 본 고안의 작용효과를 설명한다.
16비트용 중앙처리장치의 버스 싸이클은 인터럽트 승인 싸이클, 메모리 데이터 판독 싸이클, 입출력 데이터 판독 싸이클, 메모리 데이터 기록 싸이클, 입출력 데이터 기록 싸이클등이 있으며, 보통 버스 싸이클 신호를 사용하여 이러한 버스 싸이클을 나타내 준다.
즉, 버스 싸이클 신호가 둘다 저전위 상태일 경우에는 인터럽트 승인 버스 싸이클을 나타내고, 버스 싸이클 신호가 저전위이고 다른 버스 싸이클 신호가 고전위상태일 경우에는 데이터 기록버스 싸이클을 나타내며, 버스 싸이클 신호가 고전위이고, 다른 버스 싸이클 신호가 저전위상태일 경우에는 데이터 판독버스 싸이클을 나타내는 것이다.
한편, 32비트용 중앙처리장치의 버스 싸이클은 다음표와 같이 정의된다.
버스싸이클 신호D/C W/R 버스 싸이클
1. L L L 인터럽트 승인
2. L L H 제어발생하지 않음
3. L H L 입출력데이타 판독
4. L H H 입출력 데이타 기록
5. H L L 메모리 코드 판독
6. H L H 정지거나 셧다운
7. H H L 메모리 데이타 판독
8. H H H 메모리 데이타 기록
여기서, 각 버스 사이클 모드에서의 16비트용 버스 싸이클 신호와 32비트용 버스 싸이클 신호 의 상태를 비교하면, 버스 싸이클 신호가 저전위 상태로되는 경우는 1,4,6,8이고, 버스 싸이클 신호가 저전위상태로 되는 경우는 1,3,5,6,7이므로 다음과 같은 변화식이 성립된다.
그러므로, 상기식을 만족하도록 앤드게이트(AND₁)는 그의 반전입력단자3개가 중앙처리장치(1)의 버스 싸이클 신호출력단에 접속되고, 하나의 비반전 입력단자가 중앙처리장치(1)의 칩 인에이블 선택신호(C/E)출력단에 접속된다.
앤드게이트(AND₂)는 그의 반전입력단자가 버스 싸이클 신호출력단에 접속되고, 그 나머지 비반전 입력단자는 버스 싸이클 신호출력단 및 칩 인에이블 선택신호(CE)출력단에 접속된다.
앤드게이트(AND₃)는 그의 입력단자 버스 싸이클신호출력단 및 칩 인에이블 선택신호(CE)출력단에 접속된다.
앤드게이트(AND₄)는 그의 반전 입력단자가 버스 싸이클 신호출력단에 접속되고, 다른 입력단자가 칩 인에이블 선택신호(CE)출력단에 접속된다.
중앙처리장치(1)의 대기신호(WS₁,WS₂)출력단은 오아게이트(OR₃)에 접속된다.
그리고, 앤드게이트(AND₁-AND₃)는 그의 출력이 오아게이트(OR₁)로 입력되고, 앤드게이트(AND₂),(AND₄)는 그의 출력이 오아게이트(OR₂)로 입력된다.
또 오아게이트(OR₁)의 출력은 오아게이트(OR₃)의 출력과 함께 낸드게이트(NAND₁)에 인가되어 16비트용 버스 싸이클 신호를 시킨다.
오아게이트(OR₂)의 출력은 오아게이트(OR₃)의 출력과 함께 낸드게이트(NAND₂)에 인가되어 16비트용 버스 싸이클 신호를 발생시킨다.
따라서 32비트용 중앙처리장치에 모든 16비트용 버스 콘트롤러를 호환성있게 인터페이스시킬수 있으므로 시스템의 신호처리 속도가 빨라지고, 내부 구성소자의 사용에 있어서 편리해지는 등의 효과가 있다.

Claims (1)

  1. 32비트용 중앙처리장치(1)와 16비트용 버스 콘트롤러(2)를 내장한 시스템에 있어서, 중앙처리장치(1)로부터의 칩 인에이블 선택신호와 대기신호에 따라 중앙처리장치(1)에서 출력된 32비트용 버스 싸이클 신호 를 논리 조합하여 16비트용 버스 싸이클 신호를 발생시키는 16비트용 버스 싸이클 신호 발생부(3)로 이루어진 것을 특징으로 하는 버스 싸이클 신호 발생기.
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