JPS6143302A - シ−ケンスコントロ−ラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の別層分野〉 本発明は、ストアードプログラム方式におけるシーケン
スコントローラに関するものである。

く従来技術〉 従来のシーケンスコントローラは、演算時間の短縮と小
型化、経済性等に重点をおいて開発が進められていたが
、ユーザーのプログラム容量によって処理時間の統一が
図れず、第２図に示すように、電源入力に対し通常の実
行命令のパルス周期をＴとすると外、異なるシーケンサ
−の実行命令を入力した場合には８間で命令信号が多く
なり、しかも、周期は２Ｔとなって延び、電源の零電圧
点では、ずれ込んでオーバー（斜線部）する。その結果
、異種シーケンサ−と交換した場合には、シーケンサ−
のタイミングが外部機器と一致しない為に、面倒なシー
ケンスプログラムの修正を行なわなければならず、高度
な知識と熟練を要していた。

〈発明が解決しようとする問題点〉 本発明は、ストアードプログラム方式において、中央処
理装置を動作する基本クロックパルスを制御することに
より処理時間の調整を図り、異種シーケンサ−と交換し
た時、シーケンスプログラムの修正処理をすることなく
、何れの°シーケンサーとの対応を可能ならしめること
を目的とする。

〈問題点を解決する為の手段〉 本発明のシフケンスコントローラは、演算時間の計算表
示手段と、演算時開設定手段と、基本クロックの制御手
段とで構成する。

〈実施例〉 以下、図面に示す実施例について説明する。

デジタルスイッチ１１を接続した演算時間設定器３と、
表示器Ｉ２を接続した演算時間の計測回路と、基本クロ
ックパルスを発生するレートジェネレータ６とを主要部
とし、更に異なるシーケンサ−によって生じる演算指令
の時間差をなくする為に高速演算器８を備えてなり、図
中符号１はシーケンスプログラムからの信号を入出力す
るユニット、２は、信号の規則性を検出して確認するＩ
１０ボート、５は、成る与えられた信号を一時記憶する
為の７リツプ７０ツブ回路等のラッチ、７は、コンピュ
ータにおける記憶、演算、制御等の主要三大機能を有す
る中央処理装置、９はシステムメモリー回路、１０はユ
ーザメモリー、その他Ｉ１０メモリー、レジスタ等を夫
々示し、これらは、何れも通常のシーケンスコントロー
ラに装備せしめた一般的回路である。

く作用〉 次に、上記構成の本発明装置の作用を説明すると、入出
カニニット１からＩ１０ボート２を経てＣＰＵ７に入力
する信号について、該ＣＰＵ７にて処理する入力信号の
演算時間を演算時間設定器３により設定することにより
レートジェネレータ６を制御し、該レートジェネレータ
６のクロックパルス発生周期を変換してＣＰＵ７におけ
る演算時間を制御するものである。

従って、入出カニニットからの入力に応じて演算時間を
設定すればＣＰＩＪ’７の演算時間をコントロールする
レートジェネレータ６の動作状態を変更し、面倒なプロ
グラムの修正をすることなく異なるシーケンサ−への適
応性を保持させるものである。

〈発明の効果〉 本発明は、上記も）酸作用からなり演算器の処理速度を
変更できるようにしたことにより、異なるシーケンサ−
との利用範囲を拡大できる。

これまでのように、プログラムの面倒な修正が全く不要
となり、繰作が簡単で取扱い易い。

又、演算速度が変えられるので時間的ロスが少なくでき
る。従って、演算時間を成る一定値に設定しておくこと
は、ユーザーに取ってプログラムの修正を行なうより一
層容易であるなど多くの効果を奏する発明である。

【図面の簡単な説明】

第１図は、本発明のシーケンスコントローラのブロック
図、 第２図は、従来の演算時間の変化を示す図である。 ３・・・演算時間設定 ４・・・演算時間計測器 ６・・ルートジェネレータ 出願入　　シャープ株式会社

Claims (1)

【特許請求の範囲】
1. プログラム式コンピュータにおいて、演算時間を計測表
   示する手段と、演算時間を設定する手段と、該設定時間
   において中央処理装置を動作させる基本クロックの制御
   手段とからなり、プログラムに応じた処理時間が得られ
   るようにしたことを特徴とするシーケンスコントローラ
   。