JPH09146896A - マルチｃｐｕ制御装置 - Google Patents
マルチｃｐｕ制御装置Info
- Publication number
- JPH09146896A JPH09146896A JP7326497A JP32649795A JPH09146896A JP H09146896 A JPH09146896 A JP H09146896A JP 7326497 A JP7326497 A JP 7326497A JP 32649795 A JP32649795 A JP 32649795A JP H09146896 A JPH09146896 A JP H09146896A
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Abstract
(57)【要約】
【課題】 マスタＣＰＵからの比較的簡単な処理によっ
て、スレーブＣＰＵに接続されている負荷の動作を直接
制御でき、安定で確実な制御が可能なマルチＣＰＵ制御
装置の提供を課題とする。 【解決手段】 基準発振器からの基準発振周波数を、マ
スターＣＰＵ１によって制御されるプログラマブルタイ
マ４で分周してスレーブＣＰＵ７の基準クロックとして
用いるようにし、マスターＣＰＵ１はこの基準クロック
の周波数やそのＯＮ・ＯＦの所定のタイミングを変える
ことでスレーブＣＰＵ７に接続されている外部負荷８、
９の動作タイミングを制御するようにする。
て、スレーブＣＰＵに接続されている負荷の動作を直接
制御でき、安定で確実な制御が可能なマルチＣＰＵ制御
装置の提供を課題とする。 【解決手段】 基準発振器からの基準発振周波数を、マ
スターＣＰＵ１によって制御されるプログラマブルタイ
マ４で分周してスレーブＣＰＵ７の基準クロックとして
用いるようにし、マスターＣＰＵ１はこの基準クロック
の周波数やそのＯＮ・ＯＦの所定のタイミングを変える
ことでスレーブＣＰＵ７に接続されている外部負荷８、
９の動作タイミングを制御するようにする。
Description
【０００１】
【発明の属する技術分野】複数のＣＰＵを有する電子機
器の制御装置に関し、特に複数のＣＰＵの内の一方がマ
スターＣＰＵ、他方がスレーブＣＰＵである電子機器の
制御装置に関する。
器の制御装置に関し、特に複数のＣＰＵの内の一方がマ
スターＣＰＵ、他方がスレーブＣＰＵである電子機器の
制御装置に関する。
【０００２】
【従来の技術】従来より、全体で１つのシステムを構成
する複数の電子機器あるいは複数の機能を有する電子機
器の制御方法として、制御機能別に設けられた複数のＣ
ＰＵ（スレーブＣＰＵ）とそれら複数のＣＰＵの動作を
協調させる目的で設けられたＣＰＵ（マスタＣＰＵ）を
用いた構成で電子機器の制御を行う方法がある。この方
法はマルチＣＰＵ方式と呼ばれる。
する複数の電子機器あるいは複数の機能を有する電子機
器の制御方法として、制御機能別に設けられた複数のＣ
ＰＵ（スレーブＣＰＵ）とそれら複数のＣＰＵの動作を
協調させる目的で設けられたＣＰＵ（マスタＣＰＵ）を
用いた構成で電子機器の制御を行う方法がある。この方
法はマルチＣＰＵ方式と呼ばれる。
【０００３】このようなマルチＣＰＵ方式によって大変
高いパーフォーマンスが得られるが、このような方式を
構成するにあたってスレーブＣＰＵの機能分けが難し
く、スレーブＣＰＵ間で完全に機能の分離が出来ないの
が普通であり、要求される処理の形態によってはマスタ
ＣＰＵが直接、スレーブＣＰＵに接続されている負荷に
対して事細やかな制御を行わなくてはならない場合があ
る。
高いパーフォーマンスが得られるが、このような方式を
構成するにあたってスレーブＣＰＵの機能分けが難し
く、スレーブＣＰＵ間で完全に機能の分離が出来ないの
が普通であり、要求される処理の形態によってはマスタ
ＣＰＵが直接、スレーブＣＰＵに接続されている負荷に
対して事細やかな制御を行わなくてはならない場合があ
る。
【０００４】マスタＣＰＵがスレーブＣＰＵ側の負荷を
シビアに制御する方法として、マスタＣＰＵとスレーブ
ＣＰＵのコミニケーションを密にし、例えばマスタＣＰ
ＵとスレーブＣＰＵ間をシリアルに接続し、スレーブＣ
ＰＵの動作を細かく規定したコマンドをマスタＣＰＵが
スレーブＣＰＵに指示することによってスレーブＣＰＵ
に接続されている負荷を制御するなどの方法が取られて
いた。
シビアに制御する方法として、マスタＣＰＵとスレーブ
ＣＰＵのコミニケーションを密にし、例えばマスタＣＰ
ＵとスレーブＣＰＵ間をシリアルに接続し、スレーブＣ
ＰＵの動作を細かく規定したコマンドをマスタＣＰＵが
スレーブＣＰＵに指示することによってスレーブＣＰＵ
に接続されている負荷を制御するなどの方法が取られて
いた。
【０００５】しかしながら、このような方法では、マス
タＣＰＵとスレーブＣＰＵの間のコミニケーションが複
雑になり、高級なコミニケーション手段を用意せねばな
らず、装置全体のコストを高める結果になってしまう。
また、コミニケーションの規定が複雑になり、結果とし
てマスタＣＰＵもスレーブＣＰＵも仕事量が増大するこ
とになる。
タＣＰＵとスレーブＣＰＵの間のコミニケーションが複
雑になり、高級なコミニケーション手段を用意せねばな
らず、装置全体のコストを高める結果になってしまう。
また、コミニケーションの規定が複雑になり、結果とし
てマスタＣＰＵもスレーブＣＰＵも仕事量が増大するこ
とになる。
【０００６】
【発明が解決しようとする課題】上述のごとく、従来の
マルチＣＰＵ制御装置では、マスタＣＰＵとスレーブＣ
ＰＵ間のコミニケーションがややもすれば複雑になり、
それが装置価格を高価にし、ＣＰＵの仕事量をふやすな
どの問題があった。
マルチＣＰＵ制御装置では、マスタＣＰＵとスレーブＣ
ＰＵ間のコミニケーションがややもすれば複雑になり、
それが装置価格を高価にし、ＣＰＵの仕事量をふやすな
どの問題があった。
【０００７】本発明はこの点を解決して、マスタＣＰＵ
からの比較的簡単な処理によって、スレーブＣＰＵに接
続されている負荷の動作を直接制御し、安定で確実な制
御が可能なマルチＣＰＵ制御装置の提供を課題とする。
からの比較的簡単な処理によって、スレーブＣＰＵに接
続されている負荷の動作を直接制御し、安定で確実な制
御が可能なマルチＣＰＵ制御装置の提供を課題とする。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、複数のＣＰＵによって制御される装置で
あって、前記複数のＣＰＵの中の少なくとも１組はマス
ターＣＰＵとスレーブＣＰＵの関係を有するＣＰＵの組
み合わせであるマルチＣＰＵ制御装置において、基準発
振周波数を発振する基準発振器と、前記マスターＣＰＵ
によって制御され、前記基準発振器の出力である基準発
振周波数を分周してクロックを発生させる基準クロック
発生手段とを具備し、前記基準クロック発生手段の出力
するクロックを前記スレーブＣＰＵの基準クロックとし
て用いることを特徴とする。
め、本発明は、複数のＣＰＵによって制御される装置で
あって、前記複数のＣＰＵの中の少なくとも１組はマス
ターＣＰＵとスレーブＣＰＵの関係を有するＣＰＵの組
み合わせであるマルチＣＰＵ制御装置において、基準発
振周波数を発振する基準発振器と、前記マスターＣＰＵ
によって制御され、前記基準発振器の出力である基準発
振周波数を分周してクロックを発生させる基準クロック
発生手段とを具備し、前記基準クロック発生手段の出力
するクロックを前記スレーブＣＰＵの基準クロックとし
て用いることを特徴とする。
【０００９】また、前記マスターＣＰＵは所定のタイミ
ングで前記基準クロック発生手段のクロックの周波数を
変えることによって、前記スレーブＣＰＵに接続されて
いる外部負荷の動作タイミングを制御する。
ングで前記基準クロック発生手段のクロックの周波数を
変えることによって、前記スレーブＣＰＵに接続されて
いる外部負荷の動作タイミングを制御する。
【００１０】さらに、前記マスターＣＰＵは所定のタイ
ミングで前記基準クロック発生手段のクロックを発生、
停止させることによって、前記スレーブＣＰＵに接続さ
れている外部負荷の動作タイミングを制御する。
ミングで前記基準クロック発生手段のクロックを発生、
停止させることによって、前記スレーブＣＰＵに接続さ
れている外部負荷の動作タイミングを制御する。
【００１１】これによって、比較的簡単な方法で、マス
ターＣＰＵはスレーブＣＰＵに接続されている外部負荷
を直接制御でき、その動作タイミングを規定することが
可能になり、ＣＰＵの仕事量が少なく廉価であり安定で
確実な制御が可能なマルチＣＰＵ制御装置が実現でき
る。
ターＣＰＵはスレーブＣＰＵに接続されている外部負荷
を直接制御でき、その動作タイミングを規定することが
可能になり、ＣＰＵの仕事量が少なく廉価であり安定で
確実な制御が可能なマルチＣＰＵ制御装置が実現でき
る。
【００１２】
【発明の実施の形態】以下、本発明にかかるマルチＣＰ
Ｕ制御装置を添付図面を参照にして詳細に説明する。図
１は本発明の一実施形態であるマルチＣＰＵ制御装置の
ブロック図である。この装置は、スレーブＣＰＵにステ
ッピングモータの制御を行わせた電子機器の例である。
Ｕ制御装置を添付図面を参照にして詳細に説明する。図
１は本発明の一実施形態であるマルチＣＰＵ制御装置の
ブロック図である。この装置は、スレーブＣＰＵにステ
ッピングモータの制御を行わせた電子機器の例である。
【００１３】図１において、１は電子機器全体を制御す
るマスタＣＰＵ、２は機器全体を制御するプログラムや
データ等を記憶するマスタＣＰＵ側のＲＯＭ、３は機器
全体の制御に必要な一時データの記憶などを行うマスタ
ＣＰＵ側のＲＡＭである。４はプログラマブルタイマ
で、マスタＣＰＵ１からの命令を受けて内蔵の発振子か
らの基準クロックを任意の値に分周し、スレーブＣＰＵ
用の基準クロックＴ0 として出力する。また、５はマス
タＣＰＵ１が直接制御できる入出力ポート、６はマスタ
ＣＰＵ１につながるその他のデバイスである。
るマスタＣＰＵ、２は機器全体を制御するプログラムや
データ等を記憶するマスタＣＰＵ側のＲＯＭ、３は機器
全体の制御に必要な一時データの記憶などを行うマスタ
ＣＰＵ側のＲＡＭである。４はプログラマブルタイマ
で、マスタＣＰＵ１からの命令を受けて内蔵の発振子か
らの基準クロックを任意の値に分周し、スレーブＣＰＵ
用の基準クロックＴ0 として出力する。また、５はマス
タＣＰＵ１が直接制御できる入出力ポート、６はマスタ
ＣＰＵ１につながるその他のデバイスである。
【００１４】７はスレーブＣＰＵであり、スレーブＣＰ
Ｕ本体７１、スレーブＣＰＵＲＯＭ・ＲＡＭ７２および
スレーブＣＰＵポート７３から構成されている１チップ
ＣＰＵである。ＲＯＭの中には所定の動作を行うプログ
ラムが記憶されており、ポート７３からはステッピング
モータ駆動のための相励磁パルスが出力される。スレー
ブＣＰＵ７の基準クロックはプログラマブルタイマ４か
らのクロックＴ0 である。また図で８はステッピングモ
ータのドライバ回路、９はステッピングモータである。
Ｕ本体７１、スレーブＣＰＵＲＯＭ・ＲＡＭ７２および
スレーブＣＰＵポート７３から構成されている１チップ
ＣＰＵである。ＲＯＭの中には所定の動作を行うプログ
ラムが記憶されており、ポート７３からはステッピング
モータ駆動のための相励磁パルスが出力される。スレー
ブＣＰＵ７の基準クロックはプログラマブルタイマ４か
らのクロックＴ0 である。また図で８はステッピングモ
ータのドライバ回路、９はステッピングモータである。
【００１５】次に、このシステムの動作を図２および図
３のフローチャートにそって説明する。図２はスレーブ
ＣＰＵ７の動作フローチャートである。スレーブＣＰＵ
７はステップ１１で初期化の後、ポートＰ0 、Ｐ1 、Ｐ
2 、Ｐ3 にステッピングモータ９の相励磁パターンを１
１００→０１１０→００１１→１００１→１１００→…
…というようにステップ１２からステップ１５へ、ステ
ップ１５の後は再びステップ１２へと発生し続ける。こ
の励磁パターンの変化を受けてステッピングモータ９は
回転することになる。
３のフローチャートにそって説明する。図２はスレーブ
ＣＰＵ７の動作フローチャートである。スレーブＣＰＵ
７はステップ１１で初期化の後、ポートＰ0 、Ｐ1 、Ｐ
2 、Ｐ3 にステッピングモータ９の相励磁パターンを１
１００→０１１０→００１１→１００１→１１００→…
…というようにステップ１２からステップ１５へ、ステ
ップ１５の後は再びステップ１２へと発生し続ける。こ
の励磁パターンの変化を受けてステッピングモータ９は
回転することになる。
【００１６】次にマスタＣＰＵ１の動作フローチャート
を図３に示す。図３はマスタＣＰＵ１がスレーブＣＰＵ
７につながっているステッピングモータ９を図４に示す
ような速度線図で動作させる制御を行う場合の動作フロ
ーチャートである。
を図３に示す。図３はマスタＣＰＵ１がスレーブＣＰＵ
７につながっているステッピングモータ９を図４に示す
ような速度線図で動作させる制御を行う場合の動作フロ
ーチャートである。
【００１７】図３のフローチャートを順に説明すると、
先ずマスタＣＰＵ１はステップ２１でプログラマブルタ
イマ４にクロック出力Ｔ0 を０にするように指示してｔ
１［秒］待機する。この時スレーブＣＰＵ７は基準クロ
ックＴ0 が０であるために動作を停止し、ステッピング
モータ９は励磁パターンの変化がないため回転を停止す
る。
先ずマスタＣＰＵ１はステップ２１でプログラマブルタ
イマ４にクロック出力Ｔ0 を０にするように指示してｔ
１［秒］待機する。この時スレーブＣＰＵ７は基準クロ
ックＴ0 が０であるために動作を停止し、ステッピング
モータ９は励磁パターンの変化がないため回転を停止す
る。
【００１８】ｔ１［秒］経つと（ステップ２２）、マス
タＣＰＵ１はプログラマブルタイマ４にクロック出力Ｔ
0 をａにするように指示して（ステップ２３）、その後
ｔ２［秒］待機する（ステップ２４）。このｔ２の期
間、スレーブＣＰＵ７は基準クロックａに対応した速度
で動作し、励磁パターンを変化させるので、ステッピン
グモータ９はこの基準クロックａに対応したパルスレイ
トａ´に相当する速度で回転する。
タＣＰＵ１はプログラマブルタイマ４にクロック出力Ｔ
0 をａにするように指示して（ステップ２３）、その後
ｔ２［秒］待機する（ステップ２４）。このｔ２の期
間、スレーブＣＰＵ７は基準クロックａに対応した速度
で動作し、励磁パターンを変化させるので、ステッピン
グモータ９はこの基準クロックａに対応したパルスレイ
トａ´に相当する速度で回転する。
【００１９】以下同様に、ｔ２［秒］経つと（ステップ
２４）、マスタＣＰＵ１はプログラマブルタイマ４にク
ロック出力Ｔ0 をｂにするように指示して（ステップ２
５）、その後ｔ３［秒］待機する（ステップ２６）。ス
テッピングモータ９はこのｔ３［秒］間パルスレイトｂ
´に相当する速度で回転する。
２４）、マスタＣＰＵ１はプログラマブルタイマ４にク
ロック出力Ｔ0 をｂにするように指示して（ステップ２
５）、その後ｔ３［秒］待機する（ステップ２６）。ス
テッピングモータ９はこのｔ３［秒］間パルスレイトｂ
´に相当する速度で回転する。
【００２０】さらにｔ３［秒］後に（ステップ２６）、
マスタＣＰＵ１はプログラマブルタイマ４にクロック出
力Ｔ0 をｃにするように指示して（ステップ２７）、そ
の後ｔ４［秒］待機する（ステップ２８）。ステッピン
グモータ９はこのｔ４［秒］間パルスレイトｃ´に相当
する速度で回転する。続いてｔ４［秒］後に（ステップ
２８）、マスタＣＰＵ１はプログラマブルタイマ４にク
ロック出力Ｔ0 を再びａにするように指示して（ステッ
プ２９）、その後ｔ５［秒］待つ（ステップ３０）。ス
テッピングモータ９はこのｔ５［秒］間パルスレイトａ
´に相当する速度で回転する。最後にｔ５［秒］経つと
クロックの発生を停止してモータを停止させる。
マスタＣＰＵ１はプログラマブルタイマ４にクロック出
力Ｔ0 をｃにするように指示して（ステップ２７）、そ
の後ｔ４［秒］待機する（ステップ２８）。ステッピン
グモータ９はこのｔ４［秒］間パルスレイトｃ´に相当
する速度で回転する。続いてｔ４［秒］後に（ステップ
２８）、マスタＣＰＵ１はプログラマブルタイマ４にク
ロック出力Ｔ0 を再びａにするように指示して（ステッ
プ２９）、その後ｔ５［秒］待つ（ステップ３０）。ス
テッピングモータ９はこのｔ５［秒］間パルスレイトａ
´に相当する速度で回転する。最後にｔ５［秒］経つと
クロックの発生を停止してモータを停止させる。
【００２１】このように、マスタＣＰＵ１からスレーブ
ＣＰＵ７に送られる基準クロックＴ0 の周波数を変えた
り、出力したり停止したりすることによって、スレーブ
ＣＰＵ７につながれている負荷（この場合はステッピン
グモータ）の動作タイミングを容易に制御することがで
きる。
ＣＰＵ７に送られる基準クロックＴ0 の周波数を変えた
り、出力したり停止したりすることによって、スレーブ
ＣＰＵ７につながれている負荷（この場合はステッピン
グモータ）の動作タイミングを容易に制御することがで
きる。
【００２２】図５は本発明の第２の実施形態である。こ
の形態が図１と異なる点は、１つのマスタＣＰＵ１に対
して複数（図５では２つ）のスレーブＣＰＵ７および７
´が設けられている点である。このようにすると外部負
荷９および９´同士の相対的な動作タイミングを一定に
保ちながら異なった制御をマスタＣＰＵ１によって行う
ことができる。なお、図５ではプログラマブルタイマ４
からのクロックがＴ0とＴ´0 と異なったものとして書
かれているが同一のクロックであってもさしつかえない
ことはいうまでもない。
の形態が図１と異なる点は、１つのマスタＣＰＵ１に対
して複数（図５では２つ）のスレーブＣＰＵ７および７
´が設けられている点である。このようにすると外部負
荷９および９´同士の相対的な動作タイミングを一定に
保ちながら異なった制御をマスタＣＰＵ１によって行う
ことができる。なお、図５ではプログラマブルタイマ４
からのクロックがＴ0とＴ´0 と異なったものとして書
かれているが同一のクロックであってもさしつかえない
ことはいうまでもない。
【００２３】
【発明の効果】以上説明したように本発明では、複数の
ＣＰＵによって制御される装置であって、前記複数のＣ
ＰＵの中の少なくとも１組はマスターＣＰＵとスレーブ
ＣＰＵの関係を有するＣＰＵの組み合わせであるマルチ
ＣＰＵ制御装置において、基準発振器からの基準発振周
波数を、マスターＣＰＵによって制御されるプログラマ
ブルタイマで分周してスレーブＣＰＵの基準クロックと
して用いるようにし、マスターＣＰＵはこの基準クロッ
クの周波数やそのＯＮ・ＯＦの所定のタイミングを変え
ることでスレーブＣＰＵに接続されている外部負荷の動
作タイミングを制御するようにした。これによって、比
較的簡単な方法で、マスターＣＰＵはスレーブＣＰＵに
接続されている外部負荷を直接制御し、その動作タイミ
ングを規定することが可能になり、ＣＰＵの仕事量が少
なく廉価であり安定で確実な制御が可能なマルチＣＰＵ
制御装置を提供することができる。
ＣＰＵによって制御される装置であって、前記複数のＣ
ＰＵの中の少なくとも１組はマスターＣＰＵとスレーブ
ＣＰＵの関係を有するＣＰＵの組み合わせであるマルチ
ＣＰＵ制御装置において、基準発振器からの基準発振周
波数を、マスターＣＰＵによって制御されるプログラマ
ブルタイマで分周してスレーブＣＰＵの基準クロックと
して用いるようにし、マスターＣＰＵはこの基準クロッ
クの周波数やそのＯＮ・ＯＦの所定のタイミングを変え
ることでスレーブＣＰＵに接続されている外部負荷の動
作タイミングを制御するようにした。これによって、比
較的簡単な方法で、マスターＣＰＵはスレーブＣＰＵに
接続されている外部負荷を直接制御し、その動作タイミ
ングを規定することが可能になり、ＣＰＵの仕事量が少
なく廉価であり安定で確実な制御が可能なマルチＣＰＵ
制御装置を提供することができる。
【図１】本発明の一実施形態であるマルチＣＰＵ制御装
置のブロック図。
置のブロック図。
【図２】図１の実施形態でのスレーブＣＰＵの動作フロ
ーチャート。
ーチャート。
【図３】図１の実施形態でのマスタＣＰＵの動作フロー
チャート。
チャート。
【図４】図１の実施形態での負荷モータの速度線図。
【図５】本発明の他の実施形態であるマルチＣＰＵ制御
装置のブロック図。
装置のブロック図。
【符号の説明】 １ マスタＣＰＵ ２ マスタＣＰＵ側のＲＯＭ ３ マスタＣＰＵ側のＲＡＭ ４ プログラマブルタイマ ５ 入出力ポート ６ その他のデバイス ７、７´ スレーブＣＰＵ ８、８´ ステッピングモータのドライバ回路 ９、９´ ステッピングモータ ７１ スレーブＣＰＵ本体 ７２ スレーブＣＰＵＲＯＭ・ＲＡＭ ７３ スレーブＣＰＵポート
Claims (3)
- 【請求項１】 複数のＣＰＵによって制御される装置で
あって、前記複数のＣＰＵの中の少なくとも１組はマス
ターＣＰＵとスレーブＣＰＵの関係を有するＣＰＵの組
み合わせであるマルチＣＰＵ制御装置において、 基準発振周波数を発振する基準発振器と、 前記マスターＣＰＵによって制御され、前記基準発振器
の出力である基準発振周波数を分周してクロックを発生
させる基準クロック発生手段とを具備し、 前記基準クロック発生手段の出力するクロックを前記ス
レーブＣＰＵの基準クロックとして用いることを特徴と
するマルチＣＰＵ制御装置。 - 【請求項２】 前記マスターＣＰＵは所定のタイミング
で前記基準クロック発生手段のクロックの周波数を変え
ることによって、前記スレーブＣＰＵに接続されている
外部負荷の動作タイミングを制御することを特徴とする
請求項１記載のマルチＣＰＵ制御装置。 - 【請求項３】 前記マスターＣＰＵは所定のタイミング
で前記基準クロック発生手段のクロックを発生、停止さ
せることによって、前記スレーブＣＰＵに接続されてい
る外部負荷の動作タイミングを制御することを特徴とす
る請求項１または請求項２記載のマルチＣＰＵ制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7326497A JPH09146896A (ja) | 1995-11-20 | 1995-11-20 | マルチｃｐｕ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7326497A JPH09146896A (ja) | 1995-11-20 | 1995-11-20 | マルチｃｐｕ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09146896A true JPH09146896A (ja) | 1997-06-06 |
Family
ID=18188494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7326497A Pending JPH09146896A (ja) | 1995-11-20 | 1995-11-20 | マルチｃｐｕ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09146896A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007121337A (ja) * | 2005-10-25 | 2007-05-17 | Yokogawa Electric Corp | 共焦点スキャナシステム |
| US9762765B2 (en) | 2013-08-20 | 2017-09-12 | Konica Minolta, Inc. | Image forming apparatus wherein clock frequency is determined by processing load |
-
1995
- 1995-11-20 JP JP7326497A patent/JPH09146896A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007121337A (ja) * | 2005-10-25 | 2007-05-17 | Yokogawa Electric Corp | 共焦点スキャナシステム |
| US9762765B2 (en) | 2013-08-20 | 2017-09-12 | Konica Minolta, Inc. | Image forming apparatus wherein clock frequency is determined by processing load |
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