JPH09146896A - マルチcpu制御装置 - Google Patents

マルチcpu制御装置

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JPH09146896A
JPH09146896A JP7326497A JP32649795A JPH09146896A JP H09146896 A JPH09146896 A JP H09146896A JP 7326497 A JP7326497 A JP 7326497A JP 32649795 A JP32649795 A JP 32649795A JP H09146896 A JPH09146896 A JP H09146896A
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JP
Japan
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cpu
slave
master
clock
master cpu
Prior art date
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Pending
Application number
JP7326497A
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English (en)
Inventor
Joji Kato
譲二 加藤
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Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
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Publication date
Application filed by Ricoh Co Ltd filed Critical Ricoh Co Ltd
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Abstract

(57)【要約】 【課題】 マスタCPUからの比較的簡単な処理によっ
て、スレーブCPUに接続されている負荷の動作を直接
制御でき、安定で確実な制御が可能なマルチCPU制御
装置の提供を課題とする。 【解決手段】 基準発振器からの基準発振周波数を、マ
スターCPU1によって制御されるプログラマブルタイ
マ4で分周してスレーブCPU7の基準クロックとして
用いるようにし、マスターCPU1はこの基準クロック
の周波数やそのON・OFの所定のタイミングを変える
ことでスレーブCPU7に接続されている外部負荷8、
9の動作タイミングを制御するようにする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】複数のCPUを有する電子機
器の制御装置に関し、特に複数のCPUの内の一方がマ
スターCPU、他方がスレーブCPUである電子機器の
制御装置に関する。
【0002】
【従来の技術】従来より、全体で1つのシステムを構成
する複数の電子機器あるいは複数の機能を有する電子機
器の制御方法として、制御機能別に設けられた複数のC
PU(スレーブCPU)とそれら複数のCPUの動作を
協調させる目的で設けられたCPU(マスタCPU)を
用いた構成で電子機器の制御を行う方法がある。この方
法はマルチCPU方式と呼ばれる。
【0003】このようなマルチCPU方式によって大変
高いパーフォーマンスが得られるが、このような方式を
構成するにあたってスレーブCPUの機能分けが難し
く、スレーブCPU間で完全に機能の分離が出来ないの
が普通であり、要求される処理の形態によってはマスタ
CPUが直接、スレーブCPUに接続されている負荷に
対して事細やかな制御を行わなくてはならない場合があ
る。
【0004】マスタCPUがスレーブCPU側の負荷を
シビアに制御する方法として、マスタCPUとスレーブ
CPUのコミニケーションを密にし、例えばマスタCP
UとスレーブCPU間をシリアルに接続し、スレーブC
PUの動作を細かく規定したコマンドをマスタCPUが
スレーブCPUに指示することによってスレーブCPU
に接続されている負荷を制御するなどの方法が取られて
いた。
【0005】しかしながら、このような方法では、マス
タCPUとスレーブCPUの間のコミニケーションが複
雑になり、高級なコミニケーション手段を用意せねばな
らず、装置全体のコストを高める結果になってしまう。
また、コミニケーションの規定が複雑になり、結果とし
てマスタCPUもスレーブCPUも仕事量が増大するこ
とになる。
【0006】
【発明が解決しようとする課題】上述のごとく、従来の
マルチCPU制御装置では、マスタCPUとスレーブC
PU間のコミニケーションがややもすれば複雑になり、
それが装置価格を高価にし、CPUの仕事量をふやすな
どの問題があった。
【0007】本発明はこの点を解決して、マスタCPU
からの比較的簡単な処理によって、スレーブCPUに接
続されている負荷の動作を直接制御し、安定で確実な制
御が可能なマルチCPU制御装置の提供を課題とする。
【0008】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、複数のCPUによって制御される装置で
あって、前記複数のCPUの中の少なくとも1組はマス
ターCPUとスレーブCPUの関係を有するCPUの組
み合わせであるマルチCPU制御装置において、基準発
振周波数を発振する基準発振器と、前記マスターCPU
によって制御され、前記基準発振器の出力である基準発
振周波数を分周してクロックを発生させる基準クロック
発生手段とを具備し、前記基準クロック発生手段の出力
するクロックを前記スレーブCPUの基準クロックとし
て用いることを特徴とする。
【0009】また、前記マスターCPUは所定のタイミ
ングで前記基準クロック発生手段のクロックの周波数を
変えることによって、前記スレーブCPUに接続されて
いる外部負荷の動作タイミングを制御する。
【0010】さらに、前記マスターCPUは所定のタイ
ミングで前記基準クロック発生手段のクロックを発生、
停止させることによって、前記スレーブCPUに接続さ
れている外部負荷の動作タイミングを制御する。
【0011】これによって、比較的簡単な方法で、マス
ターCPUはスレーブCPUに接続されている外部負荷
を直接制御でき、その動作タイミングを規定することが
可能になり、CPUの仕事量が少なく廉価であり安定で
確実な制御が可能なマルチCPU制御装置が実現でき
る。
【0012】
【発明の実施の形態】以下、本発明にかかるマルチCP
U制御装置を添付図面を参照にして詳細に説明する。図
1は本発明の一実施形態であるマルチCPU制御装置の
ブロック図である。この装置は、スレーブCPUにステ
ッピングモータの制御を行わせた電子機器の例である。
【0013】図1において、1は電子機器全体を制御す
るマスタCPU、2は機器全体を制御するプログラムや
データ等を記憶するマスタCPU側のROM、3は機器
全体の制御に必要な一時データの記憶などを行うマスタ
CPU側のRAMである。4はプログラマブルタイマ
で、マスタCPU1からの命令を受けて内蔵の発振子か
らの基準クロックを任意の値に分周し、スレーブCPU
用の基準クロックT0 として出力する。また、5はマス
タCPU1が直接制御できる入出力ポート、6はマスタ
CPU1につながるその他のデバイスである。
【0014】7はスレーブCPUであり、スレーブCP
U本体71、スレーブCPUROM・RAM72および
スレーブCPUポート73から構成されている1チップ
CPUである。ROMの中には所定の動作を行うプログ
ラムが記憶されており、ポート73からはステッピング
モータ駆動のための相励磁パルスが出力される。スレー
ブCPU7の基準クロックはプログラマブルタイマ4か
らのクロックT0 である。また図で8はステッピングモ
ータのドライバ回路、9はステッピングモータである。
【0015】次に、このシステムの動作を図2および図
3のフローチャートにそって説明する。図2はスレーブ
CPU7の動作フローチャートである。スレーブCPU
7はステップ11で初期化の後、ポートP0 、P1 、P
2 、P3 にステッピングモータ9の相励磁パターンを1
100→0110→0011→1001→1100→…
…というようにステップ12からステップ15へ、ステ
ップ15の後は再びステップ12へと発生し続ける。こ
の励磁パターンの変化を受けてステッピングモータ9は
回転することになる。
【0016】次にマスタCPU1の動作フローチャート
を図3に示す。図3はマスタCPU1がスレーブCPU
7につながっているステッピングモータ9を図4に示す
ような速度線図で動作させる制御を行う場合の動作フロ
ーチャートである。
【0017】図3のフローチャートを順に説明すると、
先ずマスタCPU1はステップ21でプログラマブルタ
イマ4にクロック出力T0 を0にするように指示してt
1[秒]待機する。この時スレーブCPU7は基準クロ
ックT0 が0であるために動作を停止し、ステッピング
モータ9は励磁パターンの変化がないため回転を停止す
る。
【0018】t1[秒]経つと(ステップ22)、マス
タCPU1はプログラマブルタイマ4にクロック出力T
0 をaにするように指示して(ステップ23)、その後
t2[秒]待機する(ステップ24)。このt2の期
間、スレーブCPU7は基準クロックaに対応した速度
で動作し、励磁パターンを変化させるので、ステッピン
グモータ9はこの基準クロックaに対応したパルスレイ
トa´に相当する速度で回転する。
【0019】以下同様に、t2[秒]経つと(ステップ
24)、マスタCPU1はプログラマブルタイマ4にク
ロック出力T0 をbにするように指示して(ステップ2
5)、その後t3[秒]待機する(ステップ26)。ス
テッピングモータ9はこのt3[秒]間パルスレイトb
´に相当する速度で回転する。
【0020】さらにt3[秒]後に(ステップ26)、
マスタCPU1はプログラマブルタイマ4にクロック出
力T0 をcにするように指示して(ステップ27)、そ
の後t4[秒]待機する(ステップ28)。ステッピン
グモータ9はこのt4[秒]間パルスレイトc´に相当
する速度で回転する。続いてt4[秒]後に(ステップ
28)、マスタCPU1はプログラマブルタイマ4にク
ロック出力T0 を再びaにするように指示して(ステッ
プ29)、その後t5[秒]待つ(ステップ30)。ス
テッピングモータ9はこのt5[秒]間パルスレイトa
´に相当する速度で回転する。最後にt5[秒]経つと
クロックの発生を停止してモータを停止させる。
【0021】このように、マスタCPU1からスレーブ
CPU7に送られる基準クロックT0 の周波数を変えた
り、出力したり停止したりすることによって、スレーブ
CPU7につながれている負荷(この場合はステッピン
グモータ)の動作タイミングを容易に制御することがで
きる。
【0022】図5は本発明の第2の実施形態である。こ
の形態が図1と異なる点は、1つのマスタCPU1に対
して複数(図5では2つ)のスレーブCPU7および7
´が設けられている点である。このようにすると外部負
荷9および9´同士の相対的な動作タイミングを一定に
保ちながら異なった制御をマスタCPU1によって行う
ことができる。なお、図5ではプログラマブルタイマ4
からのクロックがT0とT´0 と異なったものとして書
かれているが同一のクロックであってもさしつかえない
ことはいうまでもない。
【0023】
【発明の効果】以上説明したように本発明では、複数の
CPUによって制御される装置であって、前記複数のC
PUの中の少なくとも1組はマスターCPUとスレーブ
CPUの関係を有するCPUの組み合わせであるマルチ
CPU制御装置において、基準発振器からの基準発振周
波数を、マスターCPUによって制御されるプログラマ
ブルタイマで分周してスレーブCPUの基準クロックと
して用いるようにし、マスターCPUはこの基準クロッ
クの周波数やそのON・OFの所定のタイミングを変え
ることでスレーブCPUに接続されている外部負荷の動
作タイミングを制御するようにした。これによって、比
較的簡単な方法で、マスターCPUはスレーブCPUに
接続されている外部負荷を直接制御し、その動作タイミ
ングを規定することが可能になり、CPUの仕事量が少
なく廉価であり安定で確実な制御が可能なマルチCPU
制御装置を提供することができる。
【図面の簡単な説明】
【図1】本発明の一実施形態であるマルチCPU制御装
置のブロック図。
【図2】図1の実施形態でのスレーブCPUの動作フロ
ーチャート。
【図3】図1の実施形態でのマスタCPUの動作フロー
チャート。
【図4】図1の実施形態での負荷モータの速度線図。
【図5】本発明の他の実施形態であるマルチCPU制御
装置のブロック図。
【符号の説明】 1 マスタCPU 2 マスタCPU側のROM 3 マスタCPU側のRAM 4 プログラマブルタイマ 5 入出力ポート 6 その他のデバイス 7、7´ スレーブCPU 8、8´ ステッピングモータのドライバ回路 9、9´ ステッピングモータ 71 スレーブCPU本体 72 スレーブCPUROM・RAM 73 スレーブCPUポート

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 複数のCPUによって制御される装置で
    あって、前記複数のCPUの中の少なくとも1組はマス
    ターCPUとスレーブCPUの関係を有するCPUの組
    み合わせであるマルチCPU制御装置において、 基準発振周波数を発振する基準発振器と、 前記マスターCPUによって制御され、前記基準発振器
    の出力である基準発振周波数を分周してクロックを発生
    させる基準クロック発生手段とを具備し、 前記基準クロック発生手段の出力するクロックを前記ス
    レーブCPUの基準クロックとして用いることを特徴と
    するマルチCPU制御装置。
  2. 【請求項2】 前記マスターCPUは所定のタイミング
    で前記基準クロック発生手段のクロックの周波数を変え
    ることによって、前記スレーブCPUに接続されている
    外部負荷の動作タイミングを制御することを特徴とする
    請求項1記載のマルチCPU制御装置。
  3. 【請求項3】 前記マスターCPUは所定のタイミング
    で前記基準クロック発生手段のクロックを発生、停止さ
    せることによって、前記スレーブCPUに接続されてい
    る外部負荷の動作タイミングを制御することを特徴とす
    る請求項1または請求項2記載のマルチCPU制御装
    置。
JP7326497A 1995-11-20 1995-11-20 マルチcpu制御装置 Pending JPH09146896A (ja)

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JP7326497A JPH09146896A (ja) 1995-11-20 1995-11-20 マルチcpu制御装置

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JPH09146896A true JPH09146896A (ja) 1997-06-06

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JP7326497A Pending JPH09146896A (ja) 1995-11-20 1995-11-20 マルチcpu制御装置

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JP (1) JPH09146896A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007121337A (ja) * 2005-10-25 2007-05-17 Yokogawa Electric Corp 共焦点スキャナシステム
US9762765B2 (en) 2013-08-20 2017-09-12 Konica Minolta, Inc. Image forming apparatus wherein clock frequency is determined by processing load

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JP2007121337A (ja) * 2005-10-25 2007-05-17 Yokogawa Electric Corp 共焦点スキャナシステム
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