JPH01177633A - 可変周期制御論理装置 - Google Patents
可変周期制御論理装置Info
- Publication number
- JPH01177633A JPH01177633A JP63001366A JP136688A JPH01177633A JP H01177633 A JPH01177633 A JP H01177633A JP 63001366 A JP63001366 A JP 63001366A JP 136688 A JP136688 A JP 136688A JP H01177633 A JPH01177633 A JP H01177633A
- Authority
- JP
- Japan
- Prior art keywords
- control
- register
- clock signal
- logic device
- variable period
- Prior art date
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- Pending
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- 230000000737 periodic effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、論理装置に係わり、特に所要時間の異なる複
数の演算を、高速で簡易に、かつ効率的に制御して実行
できる可変周期制御論理装置に関する。
数の演算を、高速で簡易に、かつ効率的に制御して実行
できる可変周期制御論理装置に関する。
第３図はこの種の従来の論理装置を示すブロック図、第
４図は、そのタイミング図である。
４図は、そのタイミング図である。
このような装置では、所要時間が異なる複数の演算を制
御するときは、所要時間が最大の演算の実行に必要な、
十分長く、周期が一定のクロックを用いるか、複雑な多
相タロツクを用いて制御を行っていた。
御するときは、所要時間が最大の演算の実行に必要な、
十分長く、周期が一定のクロックを用いるか、複雑な多
相タロツクを用いて制御を行っていた。
以下図面によりこの点について説明する。
第３図において、演算実行部１１の多機能算術論理演算
回路１２は、同じ演算実行部１１のレジスタアレイ１３
の内容につき、制御信号１５に基づいて第４図に示した
演算１８，１９．２０・・・・・・を実行する。
回路１２は、同じ演算実行部１１のレジスタアレイ１３
の内容につき、制御信号１５に基づいて第４図に示した
演算１８，１９．２０・・・・・・を実行する。
これらの演算結果の情報２１は、レジスタアレイ１３に
一旦格納され、必要に応じて再び多機能算術論理演算回
路１２での演算に用いられる。レジスタアレイ１３はｎ
個のレジスタ２３１ 。
一旦格納され、必要に応じて再び多機能算術論理演算回
路１２での演算に用いられる。レジスタアレイ１３はｎ
個のレジスタ２３１ 。
２３２ 、・・・・・・２３ｈから構成されている。制
御部２６のデコーダ２８は同じく制御部２６のレジスタ
３０の内容３１をデコードして演算実行部１１のレジス
タアレイ１３および多機能算術論理演算回路１２に、そ
れぞれ制御信号３５，３６．１５を出す。レジスタ３０
の内容３１は、それ自身の内容と組み合わせ論理回路３
２により新しい内容が決定される。またこの組み合わせ
論理回路３２は、外部からの信号、例えばデコーダ２８
からの信号３３や条件符号３４に基づいて演算を行い、
レジスタ３０の内容を決める。演算実行部１１のレジス
タアレイ１３と制御部２６のレジスタ３０には、クロッ
クジェネレータ３９から一定周期の、クロック信号４１
が与えられる。これに基づいて第４図に示したように多
機能算術論理演算回路１２で演算１８．１９．２０が実
行される。これらの演算１８，１９．２０は、一定周期
クロック信号４１の周期Ｐ＋ 、Ｐ２ 、Ｐ３ の間に
行われる。
御部２６のデコーダ２８は同じく制御部２６のレジスタ
３０の内容３１をデコードして演算実行部１１のレジス
タアレイ１３および多機能算術論理演算回路１２に、そ
れぞれ制御信号３５，３６．１５を出す。レジスタ３０
の内容３１は、それ自身の内容と組み合わせ論理回路３
２により新しい内容が決定される。またこの組み合わせ
論理回路３２は、外部からの信号、例えばデコーダ２８
からの信号３３や条件符号３４に基づいて演算を行い、
レジスタ３０の内容を決める。演算実行部１１のレジス
タアレイ１３と制御部２６のレジスタ３０には、クロッ
クジェネレータ３９から一定周期の、クロック信号４１
が与えられる。これに基づいて第４図に示したように多
機能算術論理演算回路１２で演算１８．１９．２０が実
行される。これらの演算１８，１９．２０は、一定周期
クロック信号４１の周期Ｐ＋ 、Ｐ２ 、Ｐ３ の間に
行われる。
但し、従来例ではこれらの周期４４，４５．４６は皆等
しくなっている。
しくなっている。
このように従来の論理装置では一定周期のクロック信号
を用いているので、所要時間が短い演算を実行するとき
は時間を損失し、従って高速化の要件を達成できないと
いう欠点があった。また、詳細には説明しなかったが、
複雑な多相タロツクを用いて制御を行おうとすると、制
御信号を保持するためにフリップフロップなどのような
ハードウェアが付加的に必要になり、設計作業が繁雑に
なるという欠点があった。
を用いているので、所要時間が短い演算を実行するとき
は時間を損失し、従って高速化の要件を達成できないと
いう欠点があった。また、詳細には説明しなかったが、
複雑な多相タロツクを用いて制御を行おうとすると、制
御信号を保持するためにフリップフロップなどのような
ハードウェアが付加的に必要になり、設計作業が繁雑に
なるという欠点があった。
そこで本発明の目的は、演算実行部と制御部のレジスタ
に対し周期が変化するクロック信号を与えて、各演算の
所要時間に応じた効率のよい制御を行うことができる可
変周期制御論理装置を提供することにある。
に対し周期が変化するクロック信号を与えて、各演算の
所要時間に応じた効率のよい制御を行うことができる可
変周期制御論理装置を提供することにある。
本発明の可変周期制御論理装置は、演算を実行する多機
能算術論理演算回路と、可変周期クロック信号と制御信
号を受けて所要の処理を実行するレジスタとを備えた演
算実行部と、外部からの信号および演算結果を反映する
条件符号をもとに演算を実行する組み合わせ論理回路と
、上記可変周期クロック信号により制御され、かつそれ
自身の内容と上記組み合わせ論理回路からの信号により
新しい内容が決定されるレジスタと、このレジスタから
の出力を受けて、制御信号を上記演算実行部のレジスタ
に与えるデコーダとを備えた制御部とを具備している。
能算術論理演算回路と、可変周期クロック信号と制御信
号を受けて所要の処理を実行するレジスタとを備えた演
算実行部と、外部からの信号および演算結果を反映する
条件符号をもとに演算を実行する組み合わせ論理回路と
、上記可変周期クロック信号により制御され、かつそれ
自身の内容と上記組み合わせ論理回路からの信号により
新しい内容が決定されるレジスタと、このレジスタから
の出力を受けて、制御信号を上記演算実行部のレジスタ
に与えるデコーダとを備えた制御部とを具備している。
従って、本発明による可変周期制御論理装置を用いると
、ハードウェアを付加的に設けたり、繁雑な設計作業を
必要とすることなく、各演算の所要時間に応じた効率の
よい制御を実現することができ、また容易に高速化を達
成することができる。
、ハードウェアを付加的に設けたり、繁雑な設計作業を
必要とすることなく、各演算の所要時間に応じた効率の
よい制御を実現することができ、また容易に高速化を達
成することができる。
以下実施例につき本発明の詳細な説明する。
第１図は本実施例の可変周期制御論理装置を表したもの
である。また、第２図は、第１図の実施例の動作タイミ
ングを示したものである。
である。また、第２図は、第１図の実施例の動作タイミ
ングを示したものである。
第３図および４第図と同一部分には同一の符号を付して
おり、それらの説明は適宜省略することにする。
おり、それらの説明は適宜省略することにする。
第３図の場合と同様に、演算実行部１１は、多機能算術
論理演算回路１２とレジスタアレイ１３から構成される
。これらの間で第２図に示したように演算１８，１９．
２０が行われる。同様に、制御部２６はデコーダ２８と
レジスタ３０、および組み合わせ論理回路３２から構成
される。第３図および第４図の従来例の場合と同様に、
演算実行部１１には制御部２６から制御信号３４，３５
゜１５およびクロックジェネレータ３９からクロック信
号が供給される。
論理演算回路１２とレジスタアレイ１３から構成される
。これらの間で第２図に示したように演算１８，１９．
２０が行われる。同様に、制御部２６はデコーダ２８と
レジスタ３０、および組み合わせ論理回路３２から構成
される。第３図および第４図の従来例の場合と同様に、
演算実行部１１には制御部２６から制御信号３４，３５
゜１５およびクロックジェネレータ３９からクロック信
号が供給される。
但し、本実施例においては、このクロック信号は、第２
図に示したように、多機能算術論理演算回路１２で行わ
れる演算１８．１９．２０の長さに対応して可変周期ク
ロック信号４８として与えられる。その周期は演算１８
，１９．２０の長さに対応して変化し、周期ｐＨ、ＰＩ
３、Ｐ１３（第２図）となっている。
図に示したように、多機能算術論理演算回路１２で行わ
れる演算１８．１９．２０の長さに対応して可変周期ク
ロック信号４８として与えられる。その周期は演算１８
，１９．２０の長さに対応して変化し、周期ｐＨ、ＰＩ
３、Ｐ１３（第２図）となっている。
このように、本発明の可変周期制御論理装置は、演算実
行部のレジスタと制御部のレジスタに対し周期が変化す
るクロック信号を供給することにより、余分のハードウ
ェアや繁雑な設計作業を必要とせずに、各演算の所要時
間に応じた効率のよい制御を実現することができ、さら
に簡単なハードウェアで高速演算を達成できる効果があ
る。
行部のレジスタと制御部のレジスタに対し周期が変化す
るクロック信号を供給することにより、余分のハードウ
ェアや繁雑な設計作業を必要とせずに、各演算の所要時
間に応じた効率のよい制御を実現することができ、さら
に簡単なハードウェアで高速演算を達成できる効果があ
る。
第１図は本発明による可変周期制御論理装置の一実施例
を示すブロック図、第２図はその動作タイミンク図、第
３図は従来の論理装置を示すブロック図、第４図はその
動作タイミング図である。 １１・・・・・演算実行部、 １２・・・・・多機佳算術論理演算回路、１３・・・・
・レジスタアレイ、２６・・・・・・制御部、２８・・
・・・・デコーダ、３０・・・・・・レジスタ３２・・
・・・・組み合わせ論理回路 ３９・・・・・クロックジェネレータ。
を示すブロック図、第２図はその動作タイミンク図、第
３図は従来の論理装置を示すブロック図、第４図はその
動作タイミング図である。 １１・・・・・演算実行部、 １２・・・・・多機佳算術論理演算回路、１３・・・・
・レジスタアレイ、２６・・・・・・制御部、２８・・
・・・・デコーダ、３０・・・・・・レジスタ３２・・
・・・・組み合わせ論理回路 ３９・・・・・クロックジェネレータ。
Claims (1)
- 演算を実行する多機能算術論理演算回路と、可変周期ク
ロック信号と制御信号とを受けて所要の処理を実行する
レジスタから構成された演算実行部と、外部からの信号
と演算結果を反映する条件符号とをもとに演算を実行す
る組み合わせ論理回路と、前記可変周期クロック信号に
より制御され、かつそれ自身の内容と前記組み合わせ論
理回路からの信号により新しい内容が決定されるレジス
タと、このレジスタからの出力を受けて、制御信号を前
記演算実行部のレジスタに与えるデコーダとから構成さ
れた制御部とを具備することを特徴とする可変周期制御
論理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63001366A JPH01177633A (ja) | 1988-01-08 | 1988-01-08 | 可変周期制御論理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63001366A JPH01177633A (ja) | 1988-01-08 | 1988-01-08 | 可変周期制御論理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01177633A true JPH01177633A (ja) | 1989-07-13 |
Family
ID=11499498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63001366A Pending JPH01177633A (ja) | 1988-01-08 | 1988-01-08 | 可変周期制御論理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01177633A (ja) |
-
1988
- 1988-01-08 JP JP63001366A patent/JPH01177633A/ja active Pending
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