JPS62249233A - マイクロプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １肌り亘煎 ［産業上の利用分野］ 本発明は、マイクロプロセッサに関し、詳しくは分岐命
令を持たずサイクリックに処理を行なうマイクロプロセ
ッサのマシンサイクルに関するものである。

［従来の技術］ 従来より分岐命令等を持たずサイクリックに処理を行な
うマイクロプロセッサが知られているが、こうしたマイ
クロプロセッサでは、実行される処理において所定の待
ち時間を生成するために、命令実行部の行なう所定の命
令に従ってカウント動作を開始し、このカウントの終了
まで次の命令の実行開始を停止させるカウンタを用意し
ている。

［問題点］ しかしながら、こうしたマイクロプロセッサには次の様
な問題があり、一層の改善が望まれていた。

マイクロプロセッサの動作時間は、通常、命令実行部に
供給されるマシンサイクルとしてのクロックを基本とし
て定められる。このマシンサイクルは、マイクロプロセ
ッサの各処理のうち最も高速の処理が要求されるものに
合わせて定められる。

従って、長いウェイトと高速処理とを両立させようとす
ると、長いウェイトをかけるためには段数の極めて多い
カウンタを設けなければならないといった問題があった
。また、例え多段のカウンタを設けたとしても、この多
段のカウンタを動作させるには、かなりの容量のメモリ
等が必要とされた。このため、１ビツトマイクロプロセ
ツサの様に、実装スペースが小さく、しかもメモリ容量
等　・が限られたマイクロプロセッサにおいては、これ
らの制約を受けて、上記の様な長いウェイトと高速処理
とを共に必要とする処理の実現は困難になるといった問
題があった。

１皿の璽感 ［問題点を解決するための手段］ 上記問題点を解決するために本発明のとった構成は次の
如くである。即ち、本発明のマイクロプロセッサは、 少なくとも、 記憶手段に記憶された命令を順次実行する命令実行部と
、 該命令実行部にマシンサイクルとしてのクロック信号を
供給するクロック信号供給部と、上記命令実行部の行な
う所定の命令に従ってカウント動作を開始し、上記マシ
ンサイクルに基づいて実行されるカウント動作の上記カ
ウントの終了まで次の命令の実行開始を停止させるカウ
ンタと、 を備えたマイクロプロセッサにおいて、上記クロック信
号供給部は、 クロック周期の異なる二つ以上のクロック信号を生成す
る複数クロック信号生成手段と、上記命令実行部の実行
する所定の命令に従って、上記複数クロック信号生成手
段の生成するクロック信号のうち一つを選択し、マシン
サイクルとして出力させるクロック信号選択手段と、を
備えて構成されている。

ここで、カウンタとは、所定の段数を有するカウンタで
あり、命令実行部の行なう所定の命令に従ってカウント
動作を開始し、該カウントの終了まで次の命令の実行開
始を停止させるものである。

このカウンタは、所謂Ｊ−にフリップフロップ等を用い
て構成することができる。

複数クロック信号生成手段とは、クロック信号供給部に
おいて、クロック周期の異なる二つ以上のクロック信号
を生成するものであり、所定の周期を有する矩形波を分
周する所謂分周器等を用いて構成すること等が考えられ
る。

クロック信号選択手段とは、クロック信号供給部におい
て、命令実行部の実行する所定の命令に従って、複数ク
ロック信号生成手段の生成するクロック信号のうちの一
つを選択し、その選択されたクロック信号をマシンサイ
クルとして出力する手段のことである。このクロック信
号選択手段は、所謂デコーダ等を用いて実現することが
できる。

尚、上記複数クロック信号生成手段及びクロック信号選
択手段を含むクロック信号供給部は、マイクロプロセッ
サに内蔵する様に構成してもよいし、又は、外付けとし
て構成してもよい。また、本発明が適用されるマイクロ
プロセッサは、分岐命令等を持たずサイクリックに動作
するマイクロプロセッサであれば何ビットのものでもよ
いが、メモリ容量等の制約を受ける１ビツトマイクロプ
ロセツサであれば、その効果は一層大きい。

［作用］ 本発明のマイクロプロセッサは、クロック供給手段から
供給されるクロック信号をマシンサイクルとし、記憶手
段に記憶された命令を順次実行する命令実行部を備え、
所定のウェイトを必要とする場合には、カウントの終了
まで次の命令の実行。

開始を停止させるカウンタのカウンタ動作を開始させる
所定の命令を命令実行部により実行する。

しかも、本発明のマイクロプロセッサは、クロック供給
手段に備えられた複数クロック信号生成手段によりクロ
ック周期の異なる２以上のクロック信号を生成しており
、命令実行部の実行する所定の命令に従って、クロック
信号選択手段によりこのクロック信号の内の一つを選択
し、これをマシンサイクルとする。従って、本発明のマ
イクロプロセッサは、命令実行部の実行する所定の命令
に応じてそのマシンサイクルを切り換え、カウンタの動
作時間に応じて定まるウェイト時間を切り替える。

［実施例］ 次に本発明の実施例について詳細に説明する。

第１図は、本発明一実施例としての１ビツトマイクロプ
ロセツサ１の内部構成を示すブロック図である。

本実施例の１ビツトマイクロプロセツサ１は、Ｃ−ＭＯ
３型半導体集積回路として構成され、電源端子Ｖｄｄ、
接地端子ＶＳＳの他、信号入力用端子ＰＡ１ないしＰＡ
５及び信号出力用端子ＰＢ１ないしＰＢ６を備えた１６
ピンＤＩＬタイプのものである。この１ビツトマイクロ
プロセツサ１の内部は、第１図に示すように、プログラ
ムカウンタ２、アドレスデコーダ３．読み出専用メモリ
（ＲＯＭ＞５からなる命令コード出力部６、命令デコー
ダ８、ロジックユニット１０．リザルトレジスタ１２、
ランダムアクセスメモリ（ＲＡＭ）１４、入力回路１６
及び出力回路１８が、内部バス２０によって相互に接続
された構成となっており、１ビット単位の論理演算を行
なうよう構成されている。また、１ビツトマイクロプロ
セツサ１内には、所定のタイマ演算を行なう６段のカウ
ンタ２２．１ビツトマイクロプロセツサの動作の基本と
なるマシンサイクルφを設定するマシンサイクル設定回
路２３とが備えられている。

プログラムカウンタ２．アドレスデコーダ３゜ＲＯＭ５
からなる命令コード出力部６は、予めＲＯＭ５に記憶さ
れた１ワード１２ビツトの命令コードを、プログラムカ
ウンタ２の値に従って内部バス２０に出力するものであ
る。プログラムカウンタ２は、マシンサイクル設定回路
２３の出力するマシンサイクルφに同期してカウントア
ツプする８ビツトのカウンタであり、１６進数ＯＯから
ＦＦまでの２５６のアドレスをサイクリックに指定する
。このプログラムカウンタ２の内容はアドレスデコーダ
３によってデコーダされるので、これによりＲＯＭ５内
の対応するアドレスの内容が読み出される。尚、クロッ
ク周期の異なる複数のクロック信号を生成し、その複数
のクロック信号の内の一つをマシンサイクルとして選択
するマシンサイクル設定回路２３については、詳しく後
述する。

ＲＯＭ５より読み出された命令コードにはインストラク
ションとオペランドが含まれており、このうちインスト
ラクションは、内部バス２０を介して命令デコーダ８に
ロードされる。命令デコーダ８は、１２ビツトのデータ
の上位４ビツトとして展開されているインストラクショ
ンを読み取り、その内容を解析してロジックユニット１
０に所定の指令を与える。一方、命令コードの下位８ビ
ツトとして展開されているオペランドは、通常、ＲＡＭ
１４のアドレスを指定するのに用いられており、命令コ
ードが内部バス２０に乗せられると、指定されたアドレ
スのＲＡＭ１４がアクセスされる。

ロジックユニット１０は、リザルトレジスタ１２と共に
１ビツトの論理演算を行なうユニットであり、例えば命
令コードの下位８ビツトで指定されたアドレスのＲＡＭ
１４の内容Ｄａｔａ（１ビツト）とりザルトレジスタ１
２に保存されているデータＲＲとの論理和や論理積をと
るといった演算を行なう。もとより、命令コードの中に
は、所定アドレスのデータ□　ａｔａをリザルトレジス
タ１２へ読み出したり、書き込んだりするイントラクシ
ョンも含まれており、所定のアドレスが割り付けられた
入力回路１６の各ビットの状態をリザルトレジスタ１２
にロードすることもできる。また、所定の論理演算操作
をした後、その結果をＲＡＭ１４の特定のアドレスに格
納したり、所定のアドレスが割り付けられた出力回路１
Ｂの所定ビットに出力するといった操作も行なうことが
できる。

入力回路１６は、５ビツトの入力ボートＤＯないしＤ４
を有し、各々信号入力用端子ＰＡ１ないしＰＡ５に接続
されている。入力ポートＤｏないしＤ４は、総て外部の
レベル信号を２値化して読み込むポートであり、外部か
らの入力信号（電圧ｙ　ｉｎ）が入力ポートＤＯないし
Ｄ４の閾値ｖｔｈを越えた時にはハイレベル１を、以下
の時にはロウレベルＯを、各々入力する。

カウンタ２２は、・ＲＡＭ１４と８ビット単位でデータ
の受は渡しができる様に専用のデータバス２５に接続さ
れた６段のカウンタである。即ち、命令コード出力部６
から所定の命令が出力された′時にカウンタ２２はカウ
ントを開始し、そのカウント動作が終了するまで、プロ
グラムカウンタ２のインクリメントを含む命令コード出
力部６の動作を停止させ所謂ウェイトをかけるのである
。このカウンタ２２は、マシンサイクル設定回路２３か
ら出力されるマシンサイクルφに同期してカウント動作
を行なう。従って、マシンサイクルφの周期が短い程、
カウンタ２２のカウント速度が速くなり、逆に、周期が
長い程、カウンタ２２のカウント速度は遅くなる。

上記マシンサイクル設定回路２３は、概略的には、第１
図に示すように、所定周波数の所定デユーティの矩形波
を出力する発振器３０、発振器３０より出力される矩形
波を他の回路に供給するクロック信号供給部３１、この
矩形波を分周する分周器３２、分周器３２により分周さ
れた矩形波を更に分周する分周器３３、及びアドレスデ
コーダ３と共にクロック信号選択手段として働くクロッ
ク信号選択部３５とから構成されている。クロック信号
選択部３５は、クロック信号供給部３１゜分局器３２も
しくは分周器３３の出力するクロック信号を、アドレス
デコーダ３の出力に応じて選択する回路であり、これを
１ビツトマイクロプロセツサ１のマシンサイクルを定め
るクロック信号φとして出力する。このクロック信号選
択部３５は、模式的にはアンド回路とオア回路との組み
合わせにより実現される。尚、マシンサイクル設定回路
２３の詳細を示す第２図に依拠して後述するように、実
際の回路においては、アドレスデコーダ３の出力は、回
路相互の動作の周期をとるために、クロック信号供給部
３１等を介してクロック信号選択部３５に入力されてい
る。

第２図に示すように、マシンサイクル設定回路２３は、
上述した発振器３０．クロック信号供給部３１２分周器
３２ないし３３及びクロック信号選択部３５の他に、パ
ワーオンリセット信号ＦＯＲを受けて上記各回路をハー
ド的に初期化する信号を出力するクロックドインバータ
３７、このパワーオンリセット信号ＦＯＲにより生成さ
れて一定時間ハイレベルとされる内部リセット信号ＲＥ
Ｓを受けて作動するＮ−ＭＯＳトランジスタＴｒ１及び
アドレスデコーダ３の出力ラインの一部をプルアップす
る抵抗器Ｒ１，Ｒ２，Ｒ３等も組み込まれている。

クロック信号供給部３１および２組の分局器３２．３３
は、アドレスデコーダ３からの入力信号ＳＣ，ＳＧＩ、
ＳＧ２を受けて動作する。そこでまずアドレスデコーダ
３のうち、マシンサイクル設定回路２３の動作に関与す
る部分について説明する。尚、以下の説明において、第
２図に示す回路中の点Ａ、Ｂ、Ｃ，Ｄ、Ｅ、Ｆ、Ｇｌ、
Ｇ２゜Ｈ，Ｉ、Ｊ、にの信号を適宜引用するが、特に所
定周期のクロック信号となっているものをクロック信号
φＡ、φＢ・・・の如く呼び、単にオン・オフ信号とし
て扱われるものを信号ｓｃ、ｓｏ・・・の如く呼ぶもの
とする。

第２図に示すように、アドレスデコーダ３は、アドレス
バスのラッチされたアドレス信号ＡＯないしＡ１１を入
力して動作するが、アドレス信号ＡＯないしＡ１１によ
り、直接もしくはインバータ４０ないし４９を介してド
ライブされる１６個のＮ−ＭＯＳ　トランジスタＴｒ２
ないしＴｒｌ７を備えている。これらのＮ−ＭＯＳ　ト
ランジスタＴｒ２ないしＴｒｌ７のうち、Ｎ−ＭＯＳト
ランジスタＴｒ８ないしＴｒｌ　７のドレイン・ソース
は直列に接続され、Ｎ−ＭＯＳトランジスタＴｒ１７の
ソースは接地されている。一方、Ｎ−ＭＯＳトランジス
タＴｒ２ないしＴｒ７は、２個ずつ直列に接続され、Ｎ
−ＭＯＳトランジスタＴｒ２のソースにドレインが接続
されたＮ−ＭＯＳトランジスタＴｒ３のソースと、Ｎ−
ＭＯＳトランジスタＴｒ４のソースにドレインが接続さ
れたＮ−ＭＯＳトランジスタＴｒ５ソースと、Ｎ−ＭＯ
ＳトランジスタＴｒ６のソースにドレインが接続された
Ｎ−ＭＯＳトランジスタＴｒ７のソースとが、一括して
Ｎ−ＭＯＳトランジスタＴｒ８のドレインに接続されて
いる。Ｎ−ＭＯＳトランジスタＴｒ２．Ｔｒ４．Ｔｒ６
のドレインは、各々既述したプルアップ抵抗器Ｒ１，Ｒ
２，Ｒ３に接続され、クロック信号供給部３１２分周器
３２１分周器３３の各入力信号ＳＣ，ＳＧ１．ＳＧ２と
なっている。

また、Ｎ−ＭＯＳトランジスタＴｒ４．Ｔｒ６゜Ｔｒ８
．Ｔｒｉｏのゲートには直接、アドレス信号ＡＯ，Ａ１
．Ａ２．Ａ４が接続されている。一方、Ｎ−ＭＯＳトラ
ンジスタＴｒ２．Ｔｒ７のゲートにはアドレス信号ＡＯ
を反転するインバータ４０の出力が、Ｎ−ＭＯＳトラン
ジスタＴｒ３゜Ｔｒ５のゲートにはアドレス信号Ａ１を
反転するインバータ４１の出力が、各々接続されている
。

更に、Ｎ−ＭＯＳ　トランジスタＴｒ９．Ｔｒｌｌない
しＴｒ１７の各ゲートには、アドレス信号Ａ３、Ａ５な
いしＡ１１を反転するインバータ４２ないし４９の各出
力が、各々接続されている。従って、命令コード出力部
６からバス２０上に出力される命令コードが０１４　［
Ｈ］　　（［Ｈ］は１６進数であることを示す）であれ
ば、Ｎ−ＭＯＳトランジスタＴｒ２．Ｔｒ３．Ｔｒ８な
いしＴｒｉ７がオン状態となり、入力信号ＳＣがロウレ
ベルとされる。他の入力信号ＳＧ１．３Ｇ２も同様であ
って、各々０１５　［Ｈ］、０１６　［Ａ］の時、排他
的にロウレベルとされる。

次に、マシンサイクル設定回路２３各部の構成とその働
きについて説明する。

発振器３０は、直列に接続された３段のインバータ５０
，５１，５２、積分用の抵抗器Ｒ４及びコンデンサＣ１
を備え、最終段のインバータ５２の出力が、抵抗器Ｒ４
及びインバータ５１の出力との間に介装されたコンデン
サＣ１かうなる積分回路を介して初段のインバータ５０
の入力に帰還するよう構成されている。従って、発振器
３０は、抵抗器Ｒ４の抵抗値とコンデンサＣ１の容量と
による積分時定数によって定まる周波数のクロック信号
φＡ（デユーティ約５０％）を、インバータ５０より出
力する。このクロック信号φＡを第３図のタイミングチ
ャート最上段に示した。

クロック信号供給部３１は、発振器３０から出力される
上記クロック信号φＡを受けて動作するクロックドイン
バータ５３．５４、両クロックドインバータ５３．５４
間に直列に接続されたインバータ５５，５６、クロック
信号φＡをうけて、クロック信号φＡと共にりＯツク上
インバータ５３．５４に同期をかける反転信号を生成す
るインバータ５７及びインバータ５７の出力を一方の入
力とするノア回路５８とから構成されている。また、こ
のノア回路５８の他方の入力には、パワーオンリセット
信号ＦＯＲを反転するクロックドインバータ３７の出力
が接続されている。尚、クロックドインバータとは、入
力信号の変化を、供給されるクロックに同期して反転し
て出力するものである。第２図中、「↑」のクロック信
号を受けるクロックドインバータは、与えられるクロッ
クの立ち上がりに同期して、一方「↓」のクロック信号
を受けるクロックドインバータは与えられるクロックの
立ち下がりに同期して作動する。

以上のように構成されたクロック信号供給部３１は、第
２図Ｃ点の入力信号ＳＣが内部リセット信号ＲＥＳもし
くは特定の命令コード（０１４［Ｈ］〉の出力により変
化すると、クロック信号φＡの立ら上がりと立ち下がり
とに同期して、入力信号ＳＣの変化を、クロック信号選
択部３５の２人カノア回路６０に出力する（これを第２
図点りにおける信号ＳＤとして、第３図のタイミングチ
ャートに示した）。一方、パワーオンリセット信号ＦＯ
Ｒが、電源投入後一定時間経過してハイレベルとなると
、クロック信号φＡに同期してクロックドインバータ３
７の出力はロウレベルに反転し、２人カノア回路５８の
出力（第２図点Ｂ）には、クロック信号φＡと同相のク
ロック信号φＢが現れる。このクロック信号φＢは、信
号ＳＤ回路６０は、信号ＳＣがロウレベルの時、クロッ
ク信号φＢの反転されたクロック信号を出力する。

この反転されたクロック信号は、直列に接続された遅延
用インバータ６１ａ、６１ｂ、６１ｃ、６１ｄを介して
３人力ナント回路６２に出力されるが、これが第３図に
示すクロック信号φＥである。

次に分周器３２．３３の構成について説明する。

両分周器３２，３３は、同一の構成を有するので、分周
器３２について説明し、分周器３３を構成する部品・信
号については括弧内に表記する。

分周器３２　（３３）は、クロック信号供給部３１と同
様に、直列に接続されたクロックドインバータ６３．６
４　（８３，８４）とインバータ６５゜６６　（８５，
８６）を備え、アドレスデコーダ３からの入力信号ＳＧ
Ｉ　（ＳＧ２＞を入力してクロック信号φＢ（φＪ）に
同期した信号に変換し、クロック信号選択部３５のノア
回路６７　（８７）に出力する。一方、分周器３２　（
３３）は、この他に、交互に直列接続されたクロックド
インバータ７０．７１　（９０，９１）、インバータ７
２゜７３　（９２，９３）及び２人カノア回路７５（９
５）からなる分周部を備え、ノア回路７５　（９５）の
出力を初段のインバータ７２　（９２）へ入力すること
により、クロック信号φＢ（φＪ）に同期した１／２分
周を実現している。分周されたクロック信号φＪ（φＦ
）は、クロック信号選択部３５の２人カノア回路６７　
（８７）の他方の入力端子に入力される。尚、分周器３
２　（３３）におけるインバータ７７　（９７）は、ク
ロックドインバータ６３，６４．７０．７１　（８３，
８４，９０゜９１）を駆動する反転信号を生成するため
のものである。また２人力のノア回路７５　（９５）の
他方の入力には、パワーオンリセット信号ＦＯＲの反転
信号を出力するクロックドインバータ３７の出力が接続
されている。

従って、アドレスデコーダ３からの入力信号ＳＧ１がロ
ウレベルとなると、分周器３２において、出力にはクロ
ック信号φＪの反転信号が現れる。

このクロック信号はインバータ９７ａ、９７ｂを介して
３人カナンド回路６２に出力される。

一方、アドレスデコーダ３からの入力信＠ＳＧ２がロウ
レベルとなると、分局器３３において、前段の分周器３
２の出力するクロック信号φＪの立ち上がり及び立ち下
がりに同期して、クロック信号選択部３５のノア回路８
７の一方の入力に与えられる信号ＳＨはロウアクティブ
とされる。ノア回路８７の出力は３人力ナント回路６２
の１人力に接続されているが、信号ＳＨがロウレベルに
なると、ここに、クロック信号φＪを１／２分周したク
ロック信号φＦの反転されたクロック信号φＩが現れる
（第３図参照）。

次に、以上の構成を有する本実施例の１ビツトマイクロ
プロセツサ１が、そのマシンサイクルを切り換えて動作
する様子を、第３図のタイミングチャートを参照しつつ
、第４図のフローチャートに拠って説明する。

本実施例の１ビツトマイクロプロセツサ１は、電源が投
入された直後には、そのパワーオンリセット信号ＦＯＲ
が所定時間ロウレベルとされ、この間、マシンサイクル
を決定するクロック信号φもクロック信号選択部３５か
ら出力されない。投入された電源電圧が安定状態に達す
るのに充分な時間が経過した後、パワーオンリセット信
号ＦＯＲは解除（ハイレベルに反転）されるが、これに
同期して内部リセット信号ＲＥＳがハイレベルに反転さ
れ、所定時間Ｔｏだけハイレベルに維持される。内部リ
セット信号ＲＥＳがハイレベルとなると、既述したよう
にＮ−ＭＯＳ　トランジスタＴｒ１がオンとなり、入力
信号ＳＣはロウレベルに反転する（第３図タイミングｔ
１）。この結果、クロック信号φＡの最初の立ち上がり
後の立ち下がりの時点（第３図ｔ２＞で、クロック信号
選択部３５の２人カノア回路６０の一方に入力されてい
る信号ＳＤはハイレベルとなり、ノア回路６０゜インバ
ータ６１ａないし６１ｄおよび３人カナンド回路６２を
介して、クロック信号φＢに対応したクロック信号φ１
が、クロック信号選択部３５より、１ビツトマイクロプ
ロセツサ１に出力される。これが１ビツトマイクロプロ
セツサ１のマシンサイクルとなる。

クロック信号φ１を受けて、１ビツトマイクロプロセツ
サ１はその動作を開始し、まず第４図に示すステップ１
５０の初期設定の処理を行なう。

初期設定とは、１ビツトマイクロプロセツサ１の内部レ
ジスタ、例えばリザルトレジスタ１２等の内容をクリア
する処理等である。こうした処理は、内部リセット信号
ＲＥＳによりクロック信号φ１として最も周期の短いク
ロック信号φＢが選択されていることから、高速に実行
される。

初期設定の直後には、クロック信号φ２を選択する処理
（ステップ１６０）が実行される。内部リセット信号Ｒ
ＥＳがハイレベルに維持されている間に、マシンサイク
ルを決定するクロック信号φ２を選択しておくのである
。即ち、命令コード出力部６より命令コード０１６［Ｈ
］が出力され、これがラッチされることにより、第２図
に示したアドレスデコーダ３の部分において、Ｎ−ＭＯ
ＳトランジスタＴｒ６ないしＴｒ１７が総てオン状態と
なり、入力信号ＳＧ２がロウレベルとされる。

この結果、既述したように、クロック信号φＪに同期し
て、クロック信号選択部３５の２人力ナント回路８７の
出力にクロック信号φ■が現われ、第３図に示すタイミ
ングｔ３にて、クロック信号φは周期の最も長いクロッ
ク信号φ２に切り換わる。従って、図示しないステップ
１６０以降の処理においては、１ビツトマイクロプロセ
ツサ１は低速で動作することになり、カウンタ２２を用
いたカウント動作によるウェイト時間も長くすることが
可能となる。

こうした低速動作に替えて、再び高速動作が要求される
場合には、ステップ１７０に示すクロック信号φＢ選択
処理がなされる。即ち、命令コード出力部６より命令コ
ードＯ’！４　［Ｈ］を出力するのである。この結果、
入力信号ＳＧ２に替えて入力信号ＳＣがロウレベルにさ
れ（第３図タイミングｔ４）、内部リセット信号ＲＥＳ
がアクティブとなった場合と同様に、クロック信号φＡ
に同期して、高速動作を可能とするクロック信号φＢが
、クロック信号選択部３５よりクロック信号φ１として
出力される（第３図タイミングｔ５）。

従って、ステップ１７０の処理の債、１ビツトマイクロ
プロセツサ１は、高速で予め定められた処理を実行する
。

以上詳細に説明したように、本実施例の１ビツトマイク
ロプロセツサ１によれば、１ビツトマイクロプロセツサ
１の動作速度を決定するマシンサイクルを、周期の異な
るクロック信号φＢ、φＪ。

φＦの中から、マイクロプロセッサ自身の命令０１４　
［Ｈ］、０１５　［Ｈ］、０１６　［Ｈ］により選択す
ることができる。これにより、高速で処理を実行する必
要がある場合にはクロック信号φＢをクロック信号φと
し、カウンタ２２を用いた長時間のウェイトなど低速の
処理を実行する場合には、クロック信号φＢを１／２分
周としたクロック信号φＪもしくはこれを更に１／２分
周したクロック信号φＦをクロック信号φとすることが
できる。この結果、ジャンプ命令等の分岐命令を持たず
サイクリックに動作を行なう１ビツトマイクロプロセツ
サ１において、カウンタ２２の段数やＲＡＭ１４のメモ
リ容量等を大巾に増加することなく、高速動作と長いウ
ェイトとを両立させることができる。従って、１ビツト
マイクロプロセツサ１の汎用性を高めることができると
いう優れた効果を有する。また、本実施例の１ビツトマ
イクロプロセツサ１はＣ−ＭＯＳ　トランジスタを用い
て構成しているので、低速動作で充分な場合には消費電
力を低減することもできるという優れた効果を有してい
る。

尚、本実施例では、クロックドインバータを用い、マシ
ンサイクルを決定するクロック信号φの切り換えを、各
クロック信号φＡ、φＢ、φＪに同期させて行なってい
るので、クロック信号の切り換えの際に、ヒゲ状のパル
スをクロック信号として出力するといったことがなく、
クロック信号切り換えの際の誤動作等の問題は存在しな
い。

及服五盈里 本発明のマイクロプロセッサによると、マイクロプロセ
ッサの駆動の基となるマシンサイクルを、周期の異なる
クロック信号の中から選択することができる。これによ
り、カウンタの段数やメモリの容量等を増加することな
く、高速処理や低速処理等に幅広く対応することができ
るという効果を有する。従って、サイクリックに動作す
るマイクロプロセッサの汎用性を高めることができると
いう優れた効果を奏する。

【図面の簡単な説明】

第１図は本発明一実施例の１ビツトマイクロプロセツサ
１の基本的構成を示すブロック図、第２図は同じく１ビ
ツトマイクロプロセツサ１のマシンサイクル設定回路２
３を示す回路図、第３図は１ビツトマイクロプロセツサ
１の各部動作を例示するタイミングチャート、第４図は
１ビツトマイクロプロセツサ１の行なう［マシンサイク
ル選択処理」の処理を示すフローチャート、である。 １・・・１ビツトマイクロプロセツサ ６・・・命令コード出力部 １０・・・ロジックユニット １２・・・リザルトレジスタ ２２・・・カウンタ ２３・・・マシンサイクル設定回路 ３０・・・発振器 ３１・・・クロック信号供給部 ３２．３３・・・分周器 ３５・・・クロック信号選択部

Claims (1)

1. 【特許請求の範囲】 少なくとも、 記憶手段に記憶された命令を順次実行する命令実行部と
   、 該命令実行部にマシンサイクルとしてのクロック信号を
   供給するクロック信号供給部と、 上記命令実行部の行なう所定の命令に従つてカウント動
   作を開始し、上記マシンサイクルに基づいて実行される
   カウント動作の上記カウントの終了まで次の命令の実行
   開始を停止させるカウンタと、 を備えたマイクロプロセッサにおいて、 上記クロック信号供給部は、 クロック周期の異なる二つ以上のクロック信号を生成す
   る複数クロック信号生成手段と、上記命令実行部の実行
   する所定の命令に従つて、上記複数クロック信号生成手
   段の生成するクロック信号のうち一つを選択し、マシン
   サイクルとして出力させるクロック信号選択手段と、を
   備えたことを特徴とするマイクロプロセッサ。