JPH01300341A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH01300341A JPH01300341A JP13094388A JP13094388A JPH01300341A JP H01300341 A JPH01300341 A JP H01300341A JP 13094388 A JP13094388 A JP 13094388A JP 13094388 A JP13094388 A JP 13094388A JP H01300341 A JPH01300341 A JP H01300341A
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- Japan
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- logic
- signal line
- circuit
- clock
- gate
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- Pending
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- 230000010365 information processing Effects 0.000 claims description 7
- 230000010355 oscillation Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に関し、特にマイクロ命令制御に
より動作する情報処理装置に関する。
より動作する情報処理装置に関する。
従来、この種の情報処理装置は、単一周期のクロックで
動作していて、マイクロ命令により、異なる周期のクロ
ックへ変更する機能を有していなかった。
動作していて、マイクロ命令により、異なる周期のクロ
ックへ変更する機能を有していなかった。
上述した従来の情報処理装置は、単一周期のクロックで
動作しており、ハードウェアにより実現された機能と、
マイクロプログラムにより実現された機能とによりデー
タ処理される装置において、ハードウェア部の実行時間
がマイクロプログラムよる実行時間より長い場合、前者
に合せたクロ。
動作しており、ハードウェアにより実現された機能と、
マイクロプログラムにより実現された機能とによりデー
タ処理される装置において、ハードウェア部の実行時間
がマイクロプログラムよる実行時間より長い場合、前者
に合せたクロ。
り周期としているのでマイクロプログラムの短い実行時
間を有効に生かせず、性能を低下させているという欠点
がある。
間を有効に生かせず、性能を低下させているという欠点
がある。
また、マイクロ命令群のみで機能を実現している装置に
おいて、はとんどのマイクロ命令の実行時間は短いが、
一部実行時間の長いマイクロ命令があるときにも、後者
に合せたクロック周期としているので性能を低下させて
いるという欠点がある。
おいて、はとんどのマイクロ命令の実行時間は短いが、
一部実行時間の長いマイクロ命令があるときにも、後者
に合せたクロック周期としているので性能を低下させて
いるという欠点がある。
本発明の情報処理装置は、マイクロ命令保持レジスタと
、マイクロ命令デコード回路と、クロック周期切換指示
回路と、クロック周期切換回路と２種類以上の発振器を
有している。
、マイクロ命令デコード回路と、クロック周期切換指示
回路と、クロック周期切換回路と２種類以上の発振器を
有している。
次に、本発明について図面を参照して説明する。
第１図を参照すると、本発明の一実施例は、制御記憶回
路１０．マイクロ命令保持レジスタ２０゜マイクロ命令
デコード回路３０．及びクロック周期切換指示回路４０
を有する論理回路部１および第１の発振器５０．第２の
発振器６０およびクロック周期切換回路７０を有するク
ロック回路部２とから構成されている。
路１０．マイクロ命令保持レジスタ２０゜マイクロ命令
デコード回路３０．及びクロック周期切換指示回路４０
を有する論理回路部１および第１の発振器５０．第２の
発振器６０およびクロック周期切換回路７０を有するク
ロック回路部２とから構成されている。
第２図を参照すると、論理回路部１のクロック周期切換
指示回路４０は、ゲート３１〜３７とフリップフロップ
３８．３９とから構成されている。
指示回路４０は、ゲート３１〜３７とフリップフロップ
３８．３９とから構成されている。
第３図を参照すると、クロック回路部２のクロック周期
切換回路７０は、ゲー）４１，４２゜４３、選択回路４
４，４５．およびフリップフロップ４６．４７とから構
成されている。
切換回路７０は、ゲー）４１，４２゜４３、選択回路４
４，４５．およびフリップフロップ４６．４７とから構
成されている。
次に本発明の一実施例の動作を第１図から第４図を参照
して詳細に説明する。
して詳細に説明する。
今、初期状態で第２図のフリップフロップ３８゜３９お
よび、第３図のフリップフロップ４６゜４７は各々論理
“０”が・セットされている。第１図の第１の発振器５
０．および第２の発振器６０は各々信号線１６０．およ
び１７０を介してクロック周期変更回路７０にクロック
を供給している。
よび、第３図のフリップフロップ４６゜４７は各々論理
“０”が・セットされている。第１図の第１の発振器５
０．および第２の発振器６０は各々信号線１６０．およ
び１７０を介してクロック周期変更回路７０にクロック
を供給している。
第１図および第３図を参照すると、クロック周期変更回
路７０では、信号線４０１．、および４０２上に論理“
０”が伝送されるので、選択回路４４は信号線１６０上
の値を選択して信号線４０６に出力し、信号線１２０．
および１３０上の初期値は論理“ｌ”でアンドゲート４
３が開かれており、信号線１５０に信号線４０６の内容
が出力される。
路７０では、信号線４０１．、および４０２上に論理“
０”が伝送されるので、選択回路４４は信号線１６０上
の値を選択して信号線４０６に出力し、信号線１２０．
および１３０上の初期値は論理“ｌ”でアンドゲート４
３が開かれており、信号線１５０に信号線４０６の内容
が出力される。
つまり、第１の発振器５０のクロックが信号線１５０に
出力され、論理回路１に供給されて動作している。また
、選択回路４５は信号線１７０の値を選択して信号線４
０７に出力し、フリップフロップ４６．おび４７に第２
の発振器６０のクロックを供給している。
出力され、論理回路１に供給されて動作している。また
、選択回路４５は信号線１７０の値を選択して信号線４
０７に出力し、フリップフロップ４６．おび４７に第２
の発振器６０のクロックを供給している。
第１図、第２図および第４図を参照すると、この状態で
、マイクロ命令保持レジスタ２０にクロック周期を第１
の発振器５０の周期から第２の発振器６００周期へ変更
する命令Ｉがセットされると、マイクロ命令デコード回
路３０で解読されて、その出力信号線１００が論理“Ｏ
”になる。
、マイクロ命令保持レジスタ２０にクロック周期を第１
の発振器５０の周期から第２の発振器６００周期へ変更
する命令Ｉがセットされると、マイクロ命令デコード回
路３０で解読されて、その出力信号線１００が論理“Ｏ
”になる。
信号線１００はゲート３１に接続されていて、論理“０
”のときゲート３１の出力信号線３０１を論理“１”に
する。信号線１４０の初期値、論理“１″は、ゲート３
２の出力信号線３０２を論理“１”にし、クロック入力
に応答してフリップフロップ３８に論理“１”をセット
する。フリップフロップ３８に論理“１”がセットされ
ると、信号線３０４が論理“０”になり、フリップフロ
ップ３８が論理“１″の状態に保持される。また、信号
線３０３を論理“１”にし、ゲート３６の出力信号線１
２０を論理“０″にする。
”のときゲート３１の出力信号線３０１を論理“１”に
する。信号線１４０の初期値、論理“１″は、ゲート３
２の出力信号線３０２を論理“１”にし、クロック入力
に応答してフリップフロップ３８に論理“１”をセット
する。フリップフロップ３８に論理“１”がセットされ
ると、信号線３０４が論理“０”になり、フリップフロ
ップ３８が論理“１″の状態に保持される。また、信号
線３０３を論理“１”にし、ゲート３６の出力信号線１
２０を論理“０″にする。
第１図、第３図および第４図を参照すると、信号線１２
０は、ゲート４１．および４３に接続されていて、論理
“０”のときゲート４１の出力信号線４０１が論理“１
”にされるとともにゲート４３が閉じられ出力信号線１
５０が論理“０”にされて、論理回路１へのクロック供
給が停止される。
０は、ゲート４１．および４３に接続されていて、論理
“０”のときゲート４１の出力信号線４０１が論理“１
”にされるとともにゲート４３が閉じられ出力信号線１
５０が論理“０”にされて、論理回路１へのクロック供
給が停止される。
信号線１３０の初期値は論理“１”であり、信号線４０
１が論理″１”になるとゲート４２は開き、出力信号線
４０２が論理“ｌ”にされ、クロック入力に応答して、
フリップフロップ４６に論理“１″がセットされる。フ
リップフロップ４６に論理“１”がセットされると、信
号線４０４が論理“０”にされ、フリップフロップ４６
が論理“１”の状態に保持される。また、信号線４０３
が論理“１”にされ、選択回路４４では信号線１７０の
値が選択されて信号線４０６に出力される一方、クロッ
ク入力に応答してフリップフロップ４７に論理“１”が
セットされる。フリップフロップ４７に論理“１”がセ
ットされると、信号線４０５が論理“１”にされ、選択
回路４５では信号線１６０の値が選択されて信号線４０
７に出力され、フリップフロップ４６．および４７に第
１の発振器５０のクロックが供給される。
１が論理″１”になるとゲート４２は開き、出力信号線
４０２が論理“ｌ”にされ、クロック入力に応答して、
フリップフロップ４６に論理“１″がセットされる。フ
リップフロップ４６に論理“１”がセットされると、信
号線４０４が論理“０”にされ、フリップフロップ４６
が論理“１”の状態に保持される。また、信号線４０３
が論理“１”にされ、選択回路４４では信号線１７０の
値が選択されて信号線４０６に出力される一方、クロッ
ク入力に応答してフリップフロップ４７に論理“１”が
セットされる。フリップフロップ４７に論理“１”がセ
ットされると、信号線４０５が論理“１”にされ、選択
回路４５では信号線１６０の値が選択されて信号線４０
７に出力され、フリップフロップ４６．および４７に第
１の発振器５０のクロックが供給される。
第１図から第４図を参照すると、信号線１４０が論理“
０”になると、ゲート３２が閉じられて、信号線３０２
が論理“０”にされ、クロック入力に応答して、フリッ
プフロップ３８に論理“０”がセットされ、ゲート３６
が閉じられて信号線１２０が論理“１”になる。信号線
１２０が論理“１”になるとゲート４３が開き信号線１
５０に信号線４０６の内容、つまり第２の発振器６０の
クロックが出力されて、論理回路１に供給される。
０”になると、ゲート３２が閉じられて、信号線３０２
が論理“０”にされ、クロック入力に応答して、フリッ
プフロップ３８に論理“０”がセットされ、ゲート３６
が閉じられて信号線１２０が論理“１”になる。信号線
１２０が論理“１”になるとゲート４３が開き信号線１
５０に信号線４０６の内容、つまり第２の発振器６０の
クロックが出力されて、論理回路１に供給される。
このようにして、第１の発振器５０のクロックから第２
の発振器６０のクロックへ周期切換が行なわれる。
の発振器６０のクロックへ周期切換が行なわれる。
第１図、第２図および第４図を参照すると、次に第２の
発振器６０のクロックでの動作状態でマイクロ命令保持
レジスタ２０に、クロック周期を第２の発振器６０の周
期から第１の発振器５０の周期へ変更する命令■がセッ
トされると、マイクロ命令デコード回路３０で解読され
て、その出力信号線１１０が論理“０”になる。信号線
１１０はゲート３３に接続されていて、論理“０”のと
きゲート３３の出力信号線３０５が論理“１”になる。
発振器６０のクロックでの動作状態でマイクロ命令保持
レジスタ２０に、クロック周期を第２の発振器６０の周
期から第１の発振器５０の周期へ変更する命令■がセッ
トされると、マイクロ命令デコード回路３０で解読され
て、その出力信号線１１０が論理“０”になる。信号線
１１０はゲート３３に接続されていて、論理“０”のと
きゲート３３の出力信号線３０５が論理“１”になる。
信号線１４０は論理“０”であり、ゲート３４の出力信
号線３０９が論理“１”なのでゲート３５の出力信号線
３０６が論理“１”になり、クロック入力に応答して、
フリップフロップ３９に論理“１″がセットされる。フ
リップフロップ３９に論理“ｌ”がセットされると、信
号線３０８が論理“０”になり、フリップフロップ３９
が論理“１”の状態に保持される。また、信号線３０７
が論理“１”にされ、ゲート３７の出力信号線１３０が
論理“０”にされる。
号線３０９が論理“１”なのでゲート３５の出力信号線
３０６が論理“１”になり、クロック入力に応答して、
フリップフロップ３９に論理“１″がセットされる。フ
リップフロップ３９に論理“ｌ”がセットされると、信
号線３０８が論理“０”になり、フリップフロップ３９
が論理“１”の状態に保持される。また、信号線３０７
が論理“１”にされ、ゲート３７の出力信号線１３０が
論理“０”にされる。
第１図、第３図および第４図を参照すると、信号線１３
０はゲート４２．および４３に接続されていて、論理“
０”のときゲート４２が閉じられて信号線４０２が論理
“０”となり、クロック入力に応答して、フリップフロ
ップ４６に論理“０”がセットされる一方、ゲート４３
が閉じられて、信号線１５０が論理“０”にされ、論理
回路１へのクロック供給が停止される。フリップフロッ
プ４６に論理“０”がセットされると、信号線４０４が
論理“１ｎにされ、フリップフロップ４６が論理“０”
の状態に保持される。また、信号線４０３が論理“０”
にされ、選択回路４４の出力信号線４０６に信号線１６
０が出力される一方、クロック入力に応答してフリップ
フロップ４７に論理“０”がセットされる。フリップフ
ロップ４７に論理“０”がセットされると、信号線４０
５が論理“０”になり、選択回路４５では信号線１７０
の値が選択されて信号線４０７に出力され、フリップフ
ロップ４６．および４７に第２の発振器６０のクロック
が供給される。
０はゲート４２．および４３に接続されていて、論理“
０”のときゲート４２が閉じられて信号線４０２が論理
“０”となり、クロック入力に応答して、フリップフロ
ップ４６に論理“０”がセットされる一方、ゲート４３
が閉じられて、信号線１５０が論理“０”にされ、論理
回路１へのクロック供給が停止される。フリップフロッ
プ４６に論理“０”がセットされると、信号線４０４が
論理“１ｎにされ、フリップフロップ４６が論理“０”
の状態に保持される。また、信号線４０３が論理“０”
にされ、選択回路４４の出力信号線４０６に信号線１６
０が出力される一方、クロック入力に応答してフリップ
フロップ４７に論理“０”がセットされる。フリップフ
ロップ４７に論理“０”がセットされると、信号線４０
５が論理“０”になり、選択回路４５では信号線１７０
の値が選択されて信号線４０７に出力され、フリップフ
ロップ４６．および４７に第２の発振器６０のクロック
が供給される。
第１図および第２図を参照すると、信号線１４０が論理
“１”になり、ゲート３４の出力信号線３０９が論理“
０”となり、ゲート３５が閉じれ、その出力信号線３０
６が論理“Ｏ”になり、クロック入力に応答してフリッ
プフロップ３９に論理“０”がセットされる。信号線３
０９が論理“０”になるとゲート３７が閉じられて信号
線１３０が論理“１”となり、ゲート４３が開かれて、
信号線１５０に信号線４０６の内容、つまり第１の発振
器５０のクロックが出力されて、論理回路１に供給され
る。
“１”になり、ゲート３４の出力信号線３０９が論理“
０”となり、ゲート３５が閉じれ、その出力信号線３０
６が論理“Ｏ”になり、クロック入力に応答してフリッ
プフロップ３９に論理“０”がセットされる。信号線３
０９が論理“０”になるとゲート３７が閉じられて信号
線１３０が論理“１”となり、ゲート４３が開かれて、
信号線１５０に信号線４０６の内容、つまり第１の発振
器５０のクロックが出力されて、論理回路１に供給され
る。
こうして、第２の発振器６０のクロックから第１の発振
器５０のクロックへ周期変更が行なわれる。
器５０のクロックへ周期変更が行なわれる。
以上説明したように本発明は、マイクロ命令により、ク
ロック周期を変更できる機能を提供することにより、ハ
ードウェアにより実現された機能と、マイクロ命令群に
より実現された機能とによりデータ処理される装置にお
いて、ハードウェア部の方がマイクロ命令部より実行時
間が長く、それに合せてマイクロ命令部もクロック周期
を長くしている場合に、マイクロ命令部のみクロック周
期を短かくして性能向上を計れるという効果がある。
ロック周期を変更できる機能を提供することにより、ハ
ードウェアにより実現された機能と、マイクロ命令群に
より実現された機能とによりデータ処理される装置にお
いて、ハードウェア部の方がマイクロ命令部より実行時
間が長く、それに合せてマイクロ命令部もクロック周期
を長くしている場合に、マイクロ命令部のみクロック周
期を短かくして性能向上を計れるという効果がある。
また、マイクロ命令群のみで機能を実現している場合で
も、一部の実行時間の長いマイクロ命令に合せて、全体
を遅くしている時に、その実行時間の長いマイクロ命令
を実行する前にクロック周期を長くし、それ以外はクロ
ック周期を短かくすることにより性能向上を計れるとい
う効果もある。
も、一部の実行時間の長いマイクロ命令に合せて、全体
を遅くしている時に、その実行時間の長いマイクロ命令
を実行する前にクロック周期を長くし、それ以外はクロ
ック周期を短かくすることにより性能向上を計れるとい
う効果もある。
第１図は、本発明の一実施例を示す図、第２図は第１図
のクロック周期切換指示回路４０の詳細な構成を示す図
、第３図は第１図のクロック周期切換回路７０の詳細な
構成を示す図、および第４図は本発明の詳細な説明する
ためのタイミングチャートである。 第１図から第４図において、１・・・・・・論理回路部
、２・・・・・・クロック回路部、１０・・・・・・制
御記憶回路、２０・・・・・・マイクロ命令保持レジス
タ、３０・・・・・・マイクロ命令デコード回路、３１
〜３７．４１〜４３・・・・・・ゲート回路、３８，３
９，４６，４７・・・・・・フリップフロップ、４０・
・・・・・クロック周期切換指示回路、４４．４５・・
・・・・選択回路、５０．６０・・・・・・発振器、７
０・・・・・・クロック周期切換回路。 代理人 弁理士 内 原 晋 第 １ｖＨ 第 ２ 閏
のクロック周期切換指示回路４０の詳細な構成を示す図
、第３図は第１図のクロック周期切換回路７０の詳細な
構成を示す図、および第４図は本発明の詳細な説明する
ためのタイミングチャートである。 第１図から第４図において、１・・・・・・論理回路部
、２・・・・・・クロック回路部、１０・・・・・・制
御記憶回路、２０・・・・・・マイクロ命令保持レジス
タ、３０・・・・・・マイクロ命令デコード回路、３１
〜３７．４１〜４３・・・・・・ゲート回路、３８，３
９，４６，４７・・・・・・フリップフロップ、４０・
・・・・・クロック周期切換指示回路、４４．４５・・
・・・・選択回路、５０．６０・・・・・・発振器、７
０・・・・・・クロック周期切換回路。 代理人 弁理士 内 原 晋 第 １ｖＨ 第 ２ 閏
Claims (1)
- 【特許請求の範囲】 制御記憶回路に格納されたマイクロ命令の実行により、
動作を制御する情報処理装置において、マイクロ命令を
格納する制御記憶回路と、 この制御記憶回路からのマイクロ命令を保持するマイク
ロ命令保持レジスタと、 このマイクロ命令保持レジスタからのマイクロ命令をデ
コードするデコード回路と、 このデコード回路からのデコード結果に応答してクロッ
ク周期の切換を指示するクロック周期切換指示回路と、 各々異なる周期のクロックを発生する複数の発振回路と
、 前記クロック周期切換指示回路の指示に従って前記複数
の発振回路からのクロックのクロック周期を切換えるク
ロック周期切換回路とを含むことを特徴とする情報処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13094388A JPH01300341A (ja) | 1988-05-27 | 1988-05-27 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13094388A JPH01300341A (ja) | 1988-05-27 | 1988-05-27 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01300341A true JPH01300341A (ja) | 1989-12-04 |
Family
ID=15046296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13094388A Pending JPH01300341A (ja) | 1988-05-27 | 1988-05-27 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01300341A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04140837A (ja) * | 1990-10-02 | 1992-05-14 | Nec Corp | 情報処理装置 |
-
1988
- 1988-05-27 JP JP13094388A patent/JPH01300341A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04140837A (ja) * | 1990-10-02 | 1992-05-14 | Nec Corp | 情報処理装置 |
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