JPH04140837A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH04140837A JPH04140837A JP26299090A JP26299090A JPH04140837A JP H04140837 A JPH04140837 A JP H04140837A JP 26299090 A JP26299090 A JP 26299090A JP 26299090 A JP26299090 A JP 26299090A JP H04140837 A JPH04140837 A JP H04140837A
- Authority
- JP
- Japan
- Prior art keywords
- microinstruction
- address
- microinstructions
- clock
- holding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 11
- 230000006870 function Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 2
- 101000804902 Drosophila melanogaster Xaa-Pro aminopeptidase ApepP Proteins 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は情報処理装置に関し、特に、マイクロ命令によ
り制御されて動作する情報処理装置に関する。
り制御されて動作する情報処理装置に関する。
従来、この種の情報処理装置は、単一周期のクロックで
動作して、任意のマイクロ命令およびマイクロ命令の実
行アドレスにより異なる周期のクロックへ切り替えるこ
とができなかった。
動作して、任意のマイクロ命令およびマイクロ命令の実
行アドレスにより異なる周期のクロックへ切り替えるこ
とができなかった。
上述した従来の情報処理装置は、単一周期のクロックで
動作しているため、次のような欠点を佇している。 ■ハードウェアにより実現された機能と、マイクロプロ
グラムにより実現される機能とによりデータ処理を行う
装置において、ノ＼−ドウエアの方かマイクロプログラ
ムより実行時間が長い場合、前乙に合わせたクロック周
期としているので、マイクロプログラムの実行時間が短
いとき、性能力曵低ドする。 ■マイクロ命令群のみて機能を実現している場合、はと
んどのマイクロ命令の実行時間は短いが、一部実行時間
の長いマイクロ命令があるときにも、後者に合せたクロ
ック周期としているので、性能か低ドする。
動作しているため、次のような欠点を佇している。 ■ハードウェアにより実現された機能と、マイクロプロ
グラムにより実現される機能とによりデータ処理を行う
装置において、ノ＼−ドウエアの方かマイクロプログラ
ムより実行時間が長い場合、前乙に合わせたクロック周
期としているので、マイクロプログラムの実行時間が短
いとき、性能力曵低ドする。 ■マイクロ命令群のみて機能を実現している場合、はと
んどのマイクロ命令の実行時間は短いが、一部実行時間
の長いマイクロ命令があるときにも、後者に合せたクロ
ック周期としているので、性能か低ドする。
本発明の情報処理装置は、マイクロ命令を格納する制御
記憶手段と、前記マイクロ命令の読出しアドレスを保持
するマイクロ命令アドレス保持手段と、前記制御記憶手
段から読み出されたマイクロ命令を保持するマイクロ命
令保持手段と、該マイクロ命令保持手段に保持されたマ
イクロ命令をデコートするマイクロ命令デコード手段と
、該マイクロ命令デコード手段でデコードされたマイク
ロ命令を実行するマイクロ命令実行手段とをＨする情報
処理装置に於て、各々異なる周期のクロックを発生する
複数のクロック発生手段と、所定の条件が満足されたか
否かを判定する条件判定手段と、該条件判定手段の判定
結果に基づいてクロック周期の切り替えを指示するクロ
ック発生手段と、前記クロック発生手段の指示に従って
前記複数のクロック発生手段から発生されるクロックの
１つを選択してクロック周期を切り替えるクロック周期
切替手段とを有する。
記憶手段と、前記マイクロ命令の読出しアドレスを保持
するマイクロ命令アドレス保持手段と、前記制御記憶手
段から読み出されたマイクロ命令を保持するマイクロ命
令保持手段と、該マイクロ命令保持手段に保持されたマ
イクロ命令をデコートするマイクロ命令デコード手段と
、該マイクロ命令デコード手段でデコードされたマイク
ロ命令を実行するマイクロ命令実行手段とをＨする情報
処理装置に於て、各々異なる周期のクロックを発生する
複数のクロック発生手段と、所定の条件が満足されたか
否かを判定する条件判定手段と、該条件判定手段の判定
結果に基づいてクロック周期の切り替えを指示するクロ
ック発生手段と、前記クロック発生手段の指示に従って
前記複数のクロック発生手段から発生されるクロックの
１つを選択してクロック周期を切り替えるクロック周期
切替手段とを有する。
以下、本発明の実施例について図面を参照して説明する
。 第１図を参照すると、本発明の一実施例による情報処理
装置は、論理回路部１０とクロック回路部２０とを有す
る。 論理回路部１０は、制御記憶（Ｃ３）１１と、マイクロ
命令レジスタ（ＲＥＧ）１．２と、マイクロ命令デコー
ダ（ＤＥＣ）１３と、マイクロ命令文ｊｊ回路（ＥＸＥ
Ｃ）１４と、マイクロ命令アト１ノスレジスタ（ＡＤＲ
）１５と、マイクロ命令アドレス比較器１６と、マイク
ロ命令比較器１７と、クロック周期切替指示回路（ＡＰ
Ｐ）１８とを自゛する。 クロック回路部２０は、第１及び第２のクロック発生回
路２１及び２２と、クロック周期切替回路（ＳＥＬ）２
３とを有する。 論理回路部１０は、クロック回路部２０に対してクロッ
ク周期切替指示信号１０６により指示を行なう。クロッ
ク回路部２０はタロツク信号１０９を論理回路部１０に
送出する。 制御記憶１１から読み出されたマイクロ命令は、マイク
ロ命令レジスタ１２に格納され、マイクロ命令デコーダ
１３によりデコードされ、マイクロ命令実行回路１４に
よって実行される。 マイクロ命令レジスタ１２はそれに保持されたマイクロ
命令の一部のフィールド２００をマイクロ命令比較器１
７に出力する。 マイクロ命令アドレスレジスタ１５は、マイクロ命令の
読出しアドレスを格納していて、その出力１＝号１０３
及び１０４はそれぞれ制御記憶１１及びマイクロ命令ア
ドレス比較器１６に送られる。 マイクロ命令アドレスレジスタ１５は、マイクロ命令実
行に伴って歩進された値を出力する。 マイクロ命令アドレス比較器１６は、任意のアドレスを
いくつか保持していて、その保持しているアドレスのい
づれか１つがマイクロ命令アドレスレジスタ１５の出力
信号１０４の示すマイクロ命令アドレスと一致したとき
、アドレス一致信号をクロック周期切替指示回路１８に
送出する。 同様に、マイクロ命令比較器１７は、マイクロ命令レジ
スタ１２に保持されたマイクロ命令の一部のフィールド
２００が予め設定された値と一致したとき、マイクロ命
令一致信号をクロック周期切替指示回路１８に送出する
。 クロック周期切替回路２３は、第１及び第２のクロ・ツ
ク発生回路２１及び２２から発生される第１及び第２の
クロックをクロック周期切替指示回路１８からの指示に
より切替え、選択されたクロックを論理回路部１０に送
出する。 第２図は第１図中のマイクロ命令アドレス比較器１６と
、マイクロ命令比較器１７と、クロック周期切替指示回
路１８と、クロック周期切替回路２３の詳細図である。 マイクロ命令アドレス比較器１６は、それぞれマイクロ
命令アドレスが設定されるレジスタ３１及び３２と、レ
ジスタ３１及び３２に設定されたマイクロ命令アドレス
と信号１０４とを比較し、両名か一致したとき論理“１
°を出力するコンパレータ３３及び３４とを有する。 マイクロ命令比較器］７は、任意の値が設定されるレジ
スタ３５と、このレジスタ３５に設定された値とマイク
ロ命令の一部のフィールドの出力信号２００とを比較し
、両者が一致したとき論理゛１″を出力するコンパレー
タ３６とを有する。 クロック周期切替指示回路１８は、２つのアンドゲート
３７及び３８を有する。アンドゲート３７はコンパレー
タ３６の出力が論理“１″のときコンパレータ３３の出
力を有効とする。アンドケート３８はコンパレータ３６
の出力が論理“１“のときコンパレータ３４の出力を有
効とする。 クロック周期切替回路２３は、オアゲート４１、アンド
ゲート４２〜４４、フリップフロップ４６〜４９、及び
セレクタ５１及び５２を有する。フリップフロップ４８
は毎タロツクサンプルを行なうが、他のフリップフロッ
プ４６．４７及び４９はホールド機能を持ち“１″セツ
ト（Ｓ）されたら°１“リセット（Ｒ）されるまで内部
状態を保持する。フリップフロップ４６及び４８はクロ
ック切替の際のヒゲの発生を抑止するためのものであり
、フリップフロップ４７及び４９はクロックを切替える
ためのものである。 第３図は第２図の回路の動作を説明したタイミングチャ
ートで、信号の番号は第２図のそれと対応する。第３図
において、矢印は主従関係を示している。また、記号“
八”は第１のクロック１２２のタイミングであることを
示し、記号°＃”は第２のクロック１２３のタイミング
であることを示す。
。 第１図を参照すると、本発明の一実施例による情報処理
装置は、論理回路部１０とクロック回路部２０とを有す
る。 論理回路部１０は、制御記憶（Ｃ３）１１と、マイクロ
命令レジスタ（ＲＥＧ）１．２と、マイクロ命令デコー
ダ（ＤＥＣ）１３と、マイクロ命令文ｊｊ回路（ＥＸＥ
Ｃ）１４と、マイクロ命令アト１ノスレジスタ（ＡＤＲ
）１５と、マイクロ命令アドレス比較器１６と、マイク
ロ命令比較器１７と、クロック周期切替指示回路（ＡＰ
Ｐ）１８とを自゛する。 クロック回路部２０は、第１及び第２のクロック発生回
路２１及び２２と、クロック周期切替回路（ＳＥＬ）２
３とを有する。 論理回路部１０は、クロック回路部２０に対してクロッ
ク周期切替指示信号１０６により指示を行なう。クロッ
ク回路部２０はタロツク信号１０９を論理回路部１０に
送出する。 制御記憶１１から読み出されたマイクロ命令は、マイク
ロ命令レジスタ１２に格納され、マイクロ命令デコーダ
１３によりデコードされ、マイクロ命令実行回路１４に
よって実行される。 マイクロ命令レジスタ１２はそれに保持されたマイクロ
命令の一部のフィールド２００をマイクロ命令比較器１
７に出力する。 マイクロ命令アドレスレジスタ１５は、マイクロ命令の
読出しアドレスを格納していて、その出力１＝号１０３
及び１０４はそれぞれ制御記憶１１及びマイクロ命令ア
ドレス比較器１６に送られる。 マイクロ命令アドレスレジスタ１５は、マイクロ命令実
行に伴って歩進された値を出力する。 マイクロ命令アドレス比較器１６は、任意のアドレスを
いくつか保持していて、その保持しているアドレスのい
づれか１つがマイクロ命令アドレスレジスタ１５の出力
信号１０４の示すマイクロ命令アドレスと一致したとき
、アドレス一致信号をクロック周期切替指示回路１８に
送出する。 同様に、マイクロ命令比較器１７は、マイクロ命令レジ
スタ１２に保持されたマイクロ命令の一部のフィールド
２００が予め設定された値と一致したとき、マイクロ命
令一致信号をクロック周期切替指示回路１８に送出する
。 クロック周期切替回路２３は、第１及び第２のクロ・ツ
ク発生回路２１及び２２から発生される第１及び第２の
クロックをクロック周期切替指示回路１８からの指示に
より切替え、選択されたクロックを論理回路部１０に送
出する。 第２図は第１図中のマイクロ命令アドレス比較器１６と
、マイクロ命令比較器１７と、クロック周期切替指示回
路１８と、クロック周期切替回路２３の詳細図である。 マイクロ命令アドレス比較器１６は、それぞれマイクロ
命令アドレスが設定されるレジスタ３１及び３２と、レ
ジスタ３１及び３２に設定されたマイクロ命令アドレス
と信号１０４とを比較し、両名か一致したとき論理“１
°を出力するコンパレータ３３及び３４とを有する。 マイクロ命令比較器］７は、任意の値が設定されるレジ
スタ３５と、このレジスタ３５に設定された値とマイク
ロ命令の一部のフィールドの出力信号２００とを比較し
、両者が一致したとき論理゛１″を出力するコンパレー
タ３６とを有する。 クロック周期切替指示回路１８は、２つのアンドゲート
３７及び３８を有する。アンドゲート３７はコンパレー
タ３６の出力が論理“１″のときコンパレータ３３の出
力を有効とする。アンドケート３８はコンパレータ３６
の出力が論理“１“のときコンパレータ３４の出力を有
効とする。 クロック周期切替回路２３は、オアゲート４１、アンド
ゲート４２〜４４、フリップフロップ４６〜４９、及び
セレクタ５１及び５２を有する。フリップフロップ４８
は毎タロツクサンプルを行なうが、他のフリップフロッ
プ４６．４７及び４９はホールド機能を持ち“１″セツ
ト（Ｓ）されたら°１“リセット（Ｒ）されるまで内部
状態を保持する。フリップフロップ４６及び４８はクロ
ック切替の際のヒゲの発生を抑止するためのものであり
、フリップフロップ４７及び４９はクロックを切替える
ためのものである。 第３図は第２図の回路の動作を説明したタイミングチャ
ートで、信号の番号は第２図のそれと対応する。第３図
において、矢印は主従関係を示している。また、記号“
八”は第１のクロック１２２のタイミングであることを
示し、記号°＃”は第２のクロック１２３のタイミング
であることを示す。
以上説明したように、本発明は、マイクロ命令アドレス
の任意のアドレスでクロック周期を変更できるようにし
たので、次のような効果がある。 ■ハードウェアにより実現された機能と、マイクロ命令
群により実現された機能とによりデータ処理が行なわれ
る装置において、ハードウェアの方がマイクロ命令群よ
りも実行時間が長くそれに合わせてマイクロ命令群もク
ロック周期を長くしている場合に、マイクロ命令群のみ
クロック周期を短くして、性能向上を計れる。 ■マイクロ命令群のみで機能を実現している場合でも、
一部の実行時間の長いマイクロ命令に合わせて全体を遅
くしている時に、その実行時間の長いマイクロ命令を実
行する前にクロック周期を長くし、それ以外はクロック
周期を短くすることにより、性能向上を計れる。
の任意のアドレスでクロック周期を変更できるようにし
たので、次のような効果がある。 ■ハードウェアにより実現された機能と、マイクロ命令
群により実現された機能とによりデータ処理が行なわれ
る装置において、ハードウェアの方がマイクロ命令群よ
りも実行時間が長くそれに合わせてマイクロ命令群もク
ロック周期を長くしている場合に、マイクロ命令群のみ
クロック周期を短くして、性能向上を計れる。 ■マイクロ命令群のみで機能を実現している場合でも、
一部の実行時間の長いマイクロ命令に合わせて全体を遅
くしている時に、その実行時間の長いマイクロ命令を実
行する前にクロック周期を長くし、それ以外はクロック
周期を短くすることにより、性能向上を計れる。
第１図は本発明の一実施例による情報処理装置を示すブ
ロック図、第２図は第１図中のマイクロ命令アドレス比
較器、マイクロ命令比較器、クロック周期切替指示回路
、及びクロック周期切替回路の詳細図、第３図は第２図
の回路の動作を説明したタイミングチャートである。 １０・・・論理回路部、１１・・・制御記憶（Ｃ８）、
１２・・・マイクロ命令レジスタ、１３・・・マイクロ
命令デコーダ（ＤＥＣ） 、１４・・・マイクロ命令実
行回路（ＥＸＥＣ） 、１５・・・マイクロ命令アドレ
スレジスタ（ＡＤＲ）、１．６・・・マイクロ命令アド
レス比較器、７７・・・マイクロ命令比較器、１８・・
クロック周期切替指示回路（ＡＰＰ）１．２０・・・ク
ロック回路部、２１．２２・・クロック発生回路 ２３
・・・クロック周期切替回路（Ｓ Ｅ Ｌ）。 第 ■ 図 Ｌ −−−一一一一−−−−−Ｊ ６から 第２図 １２から
ロック図、第２図は第１図中のマイクロ命令アドレス比
較器、マイクロ命令比較器、クロック周期切替指示回路
、及びクロック周期切替回路の詳細図、第３図は第２図
の回路の動作を説明したタイミングチャートである。 １０・・・論理回路部、１１・・・制御記憶（Ｃ８）、
１２・・・マイクロ命令レジスタ、１３・・・マイクロ
命令デコーダ（ＤＥＣ） 、１４・・・マイクロ命令実
行回路（ＥＸＥＣ） 、１５・・・マイクロ命令アドレ
スレジスタ（ＡＤＲ）、１．６・・・マイクロ命令アド
レス比較器、７７・・・マイクロ命令比較器、１８・・
クロック周期切替指示回路（ＡＰＰ）１．２０・・・ク
ロック回路部、２１．２２・・クロック発生回路 ２３
・・・クロック周期切替回路（Ｓ Ｅ Ｌ）。 第 ■ 図 Ｌ −−−一一一一−−−−−Ｊ ６から 第２図 １２から
Claims (1)
- 【特許請求の範囲】 １、マイクロ命令を格納する制御記憶手段と、前記マイ
クロ命令の読出しアドレスを保持するマイクロ命令アド
レス保持手段と、前記制御記憶手段から読み出されたマ
イクロ命令を保持するマイクロ命令保持手段と、該マイ
クロ命令保持手段に保持されたマイクロ命令をデコード
するマイクロ命令デコード手段と、該マイクロ命令デコ
ード手段でデコードされたマイクロ命令を実行するマイ
クロ命令実行手段とを有する情報処理装置に於て、各々
異なる周期のクロックを発生する複数のクロック発生手
段と、 所定の条件が満足されたか否かを判定する条件判定手段
と、 該条件判定手段の判定結果に基づいてクロック前記クロ
ック周期指示手段の指示に従って前記複数のクロック発
生手段から発生されるクロックの１つを選択してクロッ
ク周期を切り替えるクロック周期切替手段と を有することを特徴とする情報処理装置。 ２、前記条件判定手段が、予め設定された少なくとも１
つのマイクロ命令アドレスの各々と前記マイクロ命令ア
ドレス保持手段に保持されたマイクロ命令アドレスとを
比較し、両者が一致したしたときアドレス一致信号を出
力するマイクロ命令アドレス比較手段を含む請求項１記
載の情報処理装置。 ３、前記条件判定手段が、前記マイクロ命令保持手段に
保持されたマイクロ命令の一部のフィールドが予め設定
された値と一致したときに、マイクロ命令一致信号を出
力するマイクロ命令比較手段を含む請求項１記載の情報
処理装置。 ４、前記条件判定手段が、予め設定された少なくとも１
つのマイクロ命令アドレスの各々と前記マイクロ命令ア
ドレス保持手段に保持されたマイクロ命令アドレスとを
比較し、両者が一致したしたときアドレス一致信号を出
力するマイクロ命令アドレス比較手段と、前記マイクロ
命令保持手段に保持されたマイクロ命令の一部のフィー
ルドが予め設定された値と一致したときに、マイクロ命
令一致信号を出力するマイクロ命令比較手段とを有する
請求項１記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26299090A JPH04140837A (ja) | 1990-10-02 | 1990-10-02 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26299090A JPH04140837A (ja) | 1990-10-02 | 1990-10-02 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04140837A true JPH04140837A (ja) | 1992-05-14 |
Family
ID=17383369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26299090A Pending JPH04140837A (ja) | 1990-10-02 | 1990-10-02 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04140837A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01300341A (ja) * | 1988-05-27 | 1989-12-04 | Nec Corp | 情報処理装置 |
| JPH02199535A (ja) * | 1989-01-30 | 1990-08-07 | Nec Corp | マイクロプログラム制御装置 |
-
1990
- 1990-10-02 JP JP26299090A patent/JPH04140837A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01300341A (ja) * | 1988-05-27 | 1989-12-04 | Nec Corp | 情報処理装置 |
| JPH02199535A (ja) * | 1989-01-30 | 1990-08-07 | Nec Corp | マイクロプログラム制御装置 |
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