KR100247582B1

KR100247582B1 - 클럭 신호 제어 시스템

Info

Publication number: KR100247582B1
Application number: KR1019970051982A
Authority: KR
Inventors: 고이찌로 후루따; 마사유끼 미즈노; 주니찌 고또
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1996-10-11
Filing date: 1997-10-10
Publication date: 2000-03-15
Also published as: KR19980032723A; JPH10116131A; JP2856177B2; US5978930A

Abstract

본 발명의 클럭 신호 제어 시스템은 클럭 정지 신호를 생성하기 위한 단순한 회로를 포함한다. 이러한 회로를 가지는 시스템은 작은 사이즈를 가지고 설계하기가 쉬우며 전력 소모가 적다.

Description

클럭 신호 제어 시스템{CLOCK SIGNAL CONTROL SYSTEM}

본 발명은 클럭 신호 제어 시스템에 관한 것이다.

그 일반적인 예는 클럭 정지 신호 생성 회로를 한 곳에 위치시키기 위하여 클럭 제어 시스템을 사용하는 반도체 집적 회로(이하, LSI라 칭함)이다. 클럭 정지 신호 생성 회로는 다양한 요소 유닛들의 연산 정보를 모니터링하는 동안 클럭 신호를 인터럽트(interrupt)하기 위한 클럭 정지 신호를 생성한다. 일본 특허 공개 공보 제 2-136966호는 예를 들면, 모든 요소 유닛들을 다루는 클럭 정지 신호 생성 회로(CKSTPC)가 벡터 명령 실행부(VU-I)로서 언급된 요소 유닛 내에 구축되는 클럭 정지 제어 시스템을 개시한다.

그러나, 종래의 클럭 신호 제어 시스템은 클럭 정지 신호 생성 회로가 증가하는 LSI의 복잡성에 기인하여 복잡화된다는 점에서 불이익하다. 특히, 종래의 클럭 신호 제어 시스템은 미해결된 채로 남겨진 다음과 같은 문제점들을 가진다.

(1) 첫번째 문제점은 시스템이 다수의 설계 단계들을 필요로 한다는 것이다. LSI 내에 포함된 요소 유닛들은 때때로 다른 설계자들에 의해 설계된다. 단일 유닛으로서 수행되는 정지 신호 생성 회로를 가지는 종래의 LSI에 있어서, 정지 신호 생성 회로의 설계자들은 모든 요소 유닛들의 정지 타이밍을 통제하여야만 한다. 특히, 개별 요소 유닛이 요소 유닛에 대한 데이타 입력에 의존하는 타이밍에서 처리를 종료할 때, 클럭 정지 신호 생성 회로를 설계하는데 장시간의 검증이 필요하다.

(2) 두번째 문제점은 계층 구조가 수행하는데 어렵다는 것이다. 종래의 LSI에 있어서, 정지 신호들은 유닛으로서 수행된 단일 정지 신호 생성 회로로 부터 출력된 신호를 사용하여 생성된다. 요소 유닛층들의 수 혹은 요소 유닛들의 수가 증가될 때, 정지 신호 생성 회로의 설계자들이 모든 요소 유닛들의 정지 타이밍들을 통제한다는 것은 극도로 어렵다.

(3) 세번째 문제점은 정지 신호 생성 회로가 넓은 면적을 필요로 한다는 것이다. 종래의 LSI의 정지 신호 생성 회로가 요소 유닛들의 외측에 위치되기 때문에, 정지 신호들은 요소 유닛들 내에서 나타나는 신호들을 사용하여 생성될 수 없다. 그 결과, 정지 신호 생성 회로는 늘어나게 된다.

(4) 네번째 문제점은 그러한 넓은 면적을 차지하는 정지 신호 생성 회로가 많은 전력을 소모한다는 것이다.

(5) 다섯번째 문제점은 회로 배열이 복잡하다는 것이다. 특히, 종래의 LSI에 있어서, 클럭 신호를 정지시키기 위한 요소 유닛과 정지 신호를 생성하기 위한 요소 유닛은 서로 떨어져 있다. 따라서, 신호들은 클럭 신호를 정지시키기 위한 유닛으로 부터 정지 신호 생성 회로를 포함하는 유닛까지 연결되어야만 한다.

따라서, 본 발명의 목적은 시스템을 최소화하고, 전력 소모를 줄이며, 단순한 설계를 촉진시킬 만큼 간단한 클럭 정지 신호 생성 회로를 가지는 클럭 신호 제어 시스템을 제공함에 있다.

본 발명에 따르면, 클럭 신호 제어 시스템은 클럭 신호를 정지시키기 위한 정지 신호를 생성하는 연산(computing) 회로와, 클럭 신호의 정지 및 활성화를 제어하기 위한 제1 클럭 제어 회로와, 클럭 신호의 분배를 위한 제1 클럭 트리를 가지는 적어도 하나의 요소 유닛을 포함한다. 적어도 하나의 활성화 신호 생성 회로는 클럭 신호가 요소 유닛에 공급되도록 하는 활성화 신호를 생성하기 위하여 요소 유닛에 할당된다. 제1 클럭 제어 회로는 활성화 신호 생성 회로로 부터 출력된 활성화 신호가 활성화될 때 부터 연산 회로로 부터 출력된 정지 신호가 활성화될 때 까지 클럭 신호가 제1 클럭 트리에 연속적으로 공급되게 한다. 제1 클럭 트리로 부터 출력된 클럭 신호는 전술한 요소 유닛에 종속하는 다른 요소 유닛에 할당된 활성화 신호 생성 회로 및 적어도 하나의 연산 회로에 공급된다.

또한, 본 발명에 따르면, 클럭 신호에 동기하는 요소를 포함하며 그 입력 상태는 클럭 신호에 기인하는 출력 상태에 영향을 미치는 LSI에 있어서, 본 발명의 클럭 신호 제어 시스템은 복수개의 연산 회로들로 분할되는 요소를 허용하고 개개의 연산 회로는 클럭 신호가 소정 기간 동안 인터럽트될 때 조차도 LSI의 동작에 영향을 미치지 않도록 한다. 시스템은 적어도 하나의 요소 유닛과 이 요소 유닛에 할당된 적어도 하나의 활성화 신호 생성 회로를 가진다. 활성화 신호 생성 회로는 요소 유닛의 처리 스케쥴에 따라서 클럭 신호가 요소 유닛에 공급되도록 하기 위한 활성화 신호를 생성한다. 요소 유닛은 클럭 제어 회로와, 클럭 제어 회로로 부터 클럭 신호를 수신하여 이 클럭 신호를 분배하기 위한 클럭 트리, 및 클럭 트리로 부터 클럭 신호 출력을 구동 클럭으로서 수신하기 위한 연산 회로를 가진다. 클럭 제어 회로는 활성화 신호 생성 회로로 부터 출력된 활성화 신호가 활성화될 때 부터 연산 회로로 부터 출력된 정지 신호가 활성화될 때 까지 클럭 트리에 클럭 신호를 연속적으로 공급한다. 연산 회로는 클럭 신호에 동기하여, 연산 회로에의 클럭 신호의 연산 및 적용을 인터럽팅하기 위한 정지 신호를 생성한다. 클럭 제어 회로를 위한 활성화 신호는 클럭 제어 회로에의 클럭 신호의 적용이 연산 회로로 부터의 정지 신호 출력에 의해 정지되는 동안 요소 유닛의 외측으로 부터 공급된다.

도 1은 본 발명을 구체화한 클럭 신호 제어 시스템을 개략적으로 나타낸 블럭도.

도 2는 도 1에 나타난 시스템의 동작을 증명하는 타이밍도.

도 3은 본 발명의 다른 실시예에 따라 개략적으로 나타낸 블럭도

도 4는 본 발명의 또 다른 실시예에 따라 개략적으로 나타낸 블럭도.

도 5는 실시예들 중 어느 하나에 포함된 클럭 제어 회로의 상세 구성을 나타낸 블럭도.

도 6은 복수개의 요소 유닛 동작의 특정 시작과 정지를 나타내는 타이밍도.

도 7은 도 5의 클럭 제어 회로를 나타낸 회로도.

〈도면의 주요 부분에 대한 부호의 설명〉

1, 16 : 요소 유닛

2, 23 : 활성화 신호 생성 회로

3, 17, 28 : 활성화 신호

4 : 클럭 제어 회로

5, 11, 18 : 클럭 트리

6, 19 : 연산 회로

7, 20, 29 : 정지 신호

8, 9, 10, 12, 13, 21, 22, 27, 30 : 클럭 신호

24 : 유지 회로

25 : 출력 회로

26 : 선택 회로

31 : 선택 신호

32 : 유지 신호

도면에서, 동일 참조 부호들은 동일한 구조의 요소를 지칭한다.

도면들 중 도 1을 참조하면, 본 발명을 구체화한 클럭 신호 제어 시스템이 나타난다. 이 실시예는 클럭 신호에 동기하여 동작하며, 요소 유닛을 포함하는 LSI에 적용 가능하고 그 클럭 신호는 미리 선택된 기간을 초과하여 인터럽트되어야만 한다. 나타난 바와 같이, 시스템은 클럭 신호를 정지하기 위한 요소 유닛(1)과 이 요소 유닛(1)에 인가된 클럭 신호를 활성화하기 위한 활성화 신호 생성 회로(2)를 포함한다.

요소 유닛(1)은 클럭 제어 회로(4), 클럭 트리(5), 및 연산 회로(6)으로 이루어진다. 클럭 제어 회로(4)는 클럭 신호(8)의 정지 및 활성화를 제어한다. 클럭 제어 회로(4)로 부터 출력된 클럭 신호(9)는 클럭 트리(5)에 의해 분배된다. 이 클럭 트리(5)에 의해 분배된 클럭 신호들(10)은 연산 회로(6)을 구동한다. 연산 회로(6)은 연산을 수행하여 클럭 신호(이하, 정지 신호(7)라 칭함)를 정지하기 위한 신호(7)를 출력한다. 정지 신호(7)은 연산 회로(6)으로 부터 클럭 제어 회로(4)에 공급된다. 이러한 방식으로, 활성화 신호 생성 회로(2)가 요소 유닛(1)의 외측에 배열되는 반면에, 클럭 신호의 정지를 제어하기 위한 신호는 요소 유닛(1) 내에서 생성된다. 활성화 신호 생성 회로(2)는 활성화 신호(3)을 클럭 제어 회로(4)에 전송한다.

전술한 시스템의 동작은 도 2를 참조하여 기술될 것이다. 나타난 바와 같이, 연산 회로(6)이 클럭 신호(10)에 의해 구동될 때, 상류 클럭 신호(8)은 클럭 신호(8) 보다 더 긴 시간 동안 활성화된다. 활성화 신호 생성 회로(2)는 연산 회로(6)의 동작의 시작을 가리키는 활성화 신호(3)을 생성한다. 신호(3)에 응답하여, 클럭 제어 회로(4)는 활성화 정보를 유지하기 위한 유지 신호(4a)와 초기에 언급된 클럭 신호(9)를 출력한다. 클럭 신호(9)가 클럭 트리(5)에 공급될 때, 클럭 트리(5)는 클럭 신호들(10)을 연산 회로(6)에 출력한다. 즉, 연산 회로(6)은 클럭 신호들(10)에 응답하여 동작을 시작한다. 동작을 완료하자마자, 연산 회로(6)은 회로(6)이 클럭 신호(10)에 필요하지 않다는 것을 나타내는 정지 신호(7)을 생성하는데; 도 2에서, 정지 신호(7)은 하이(high)로 천이하는 것 처럼 나타난다. 정지 신호(7)에 응답하여, 클럭 제어 회로(4)는 유지 신호(4a)를 소거하는데; 도 2에서, 유지 신호(4a)는 로우(low)로 천이하는 것 처럼 나타난다. 이와 동시에, 클럭 제어 회로(4)는 클럭 신호(9)의 출력을 정지시킨다.

도 3은 활성화 신호가 LSI 내에서 생성되는 본 발명의 다른 실시예를 나타낸다. 나타난 바와 같이, 클럭 신호 제어 시스템은 요소 유닛(1) 및 활성화 신호 생성 회로(2)에 부가하여 제2 클럭 제어 회로(4-2) 및 제2 클럭 트리(11)을 가진다. 활성화 신호 생성 회로(2)는 요소 유닛(1) 내에 포함된 연산 회로(6)의 동작에 따라 활성화 신호(3)을 출력한다. 활성화 신호(3)은 전술한 실시예에서와 같이, 요소 유닛(1)의 제1 클럭 제어 회로(4)에 공급된다. 제2 클럭 트리(11)은 활성화 신호 생성 회로(2)를 구동하기 위한 클럭 신호들(13)을 출력한다. 제2 클럭 제어 회로(4-2)는 항상 활성화되고 클럭 신호(12)를 제2 클럭 트리(11)에 전송한다. 클럭 신호(8)은 동일 지연 시간을 가지는 두 클럭 제어 회로(4, 4-2)에 분배된다. 요소 유닛(1)의 제1 클럭 트리(5)와 제2 클럭 트리(11)는 동일 지연 시간을 가지도록 설계된다. 따라서, 연산 회로(6)와 활성화 신호 생성 회로(2)는 동일 시점에서 동작을 시작한다. 이것은 타이밍 설계를 용이하게 한다.

동작에 있어서, 클럭 제어 회로(4-2)에 공급되는 활성화 신호(14)는 항상 활성화되는데, 예를 들면, 활성화 상태에 고정되어 있다. 따라서, 클럭 신호(8)이 활성화되는 동안, 클럭 제어 회로(4-2)는 클럭 신호(12)를 연속적으로 출력한다. 클럭 신호(12)를 수신하는 클럭 트리(1)은 활성화 신호 생성 회로(22)를 구동하기 위한 클럭 신호들(13)을 생성한다. 활성화 신호 생성 회로(2)는 연산 회로(6)의 처리에 따라 활성화 신호(3)을 생성한다. 두 클럭 제어 회로들(4, 4-2)에 인가된 클럭 신호(8)은 요소 유닛(1)의 처리 및 활성화 신호 생성 회로(12)의 처리 보다 더 긴 시간 동안 활성화된다.

만약 클럭 신호(8)이 항상 활성화된다면, 클럭 트리(11)로 부터 출력된 클럭 신호들(13)도 항상 활성화되며 활성화 신호 생성 회로(2)를 연속적으로 동작하게 한다. 활성화 신호 생성 회로(2)는 연산 회로(6)이 동작을 시작할 때 활성화 신호(3)을 출력한다.

클럭 트리(11)로 부터 출력된 클럭 신호들(13)은 〈클럭 신호(8)〉＋〈제2 클럭 제어 회로(4-2)〉＋〈클럭 트리〉로 표현되는 지연 시간을 가진다. 연산 회로(6)에 인가된 클럭 신호들(10)은 〈클럭 신호(8)〉＋〈클럭 제어 회로(4)〉＋〈클럭 트리(5)〉로 표현되는 지연 시간을 가진다. 클럭 트리들(11, 5)이 동일한 지연 시간을 가진다면, 클럭 신호들(13, 10)은 서로 동일 시점에서 상승하고 하강할 수 있다. 따라서, 이러한 실시예는 전체 LSI의 타이밍 설계에 이용된다.

도 4는 LSI가 계층적 구조로 배열된 복수개의 요소 유닛들을 가지는 본 발명의 또 다른 실시예를 기술하기 위해 참조될 것이다. 나타난 바와 같이, 클럭 신호 제어 시스템은 제1 및 제2 요소 유닛들(1, 16)을 각기 포함한다. 활성화 신호 생성 회로(2)는 입력 클럭 신호(8)이 활성화되는 동안 활성화되고, 요소 유닛(1)에 입력된 클럭 신호(3)을 활성화한다. 다른 활성화 신호 생성 회로(23)은 요소 유닛(1)이 활성화되는 동안 회로(23)이 활성화되도록 요소 유닛(1)로 부터 출력된 클럭 신호(10)에 의해 구동된다. 제2 클럭 제어 회로(4-2)는 활성화 상태로 고정된다. 또한, 클럭 트리(11)은 시스템 내에 포함된다.

활성화 신호 생성 회로(23)은 요소 유닛(1)의 클럭 트리(5)로 부터 클럭 신호(10)을 수신하는 동안 활성화 신호(17)을 요소 유닛(16)에 전송한다. 요소 유닛(1)은 회로(2)가 클럭 트리(11)로 부터 출력된 클럭 신호(10)을 수신하는 동안 활성화 신호 생성 회로(2)로 부터 활성화 신호(3)을 수신한다. 클럭 신호(12)는 항상 활성화되는 클럭 제어 회로(4-2)로 부터 클럭 트리(11)에 공급된다. 요소 유닛(16)은 요소 유닛(1)의 구성과 동일하며, 클럭 제어 회로(4-1), 클럭 트리(18), 및 연산 회로(19)를 구비한다. 클럭 신호는 클럭 생성 회로(4, 4-1, 4-2)에 인가된다.

도 4에 나타난 시스템은 다음과 같이 동작될 것이다. 클럭 신호(8)은 동시에 클럭 제어 회로들(4, 4-1, 4-2)에 인가된다. 클럭 신호(8)은 요소 유닛(1)의 동작, 요소 유닛(16)의 동작, 및 활성화 신호 생성 회로(2)의 동작 보다 더 긴 시간 동안 활성화된다. 활성화 신호 생성 회로(2)는 요소 유닛(1)이 동작을 시작할 때 활성화 신호(3)을 생성한다. 이에 응답하여, 제1 요소 유닛(1)은 활성화되어 연산 회로(6)이 처리를 시작하게 한다. 이와 동시에, 활성화 신호 생성 회로(23)은 요소 유닛(1)으로 부터 출력된 클럭 신호(10)에 응답하여 요소 유닛(16)을 활성화하기 시작한다. 특히, 활성화 신호 생성 회로(23)은 요소 유닛(1)이 활성화되는 동안 요소 유닛(16)을 활성화하기 위한 활성화 신호(17)을 출력한다. 이에 응답하여, 요소 유닛(16)은 동작을 시작한다.

요소 유닛들(1, 16)의 동작이 종료될 때, 이들은 각기 정지 신호(7) 및 정지 신호(20)을 출력한다. 정지 신호들(7, 20)은 클럭 제어 회로들(4, 4-1)에 각기 입력된다. 이에 응답하여, 클럭 제어 회로들(4, 4-1)은 각기 클럭 신호(9)와 클럭 신호(21)이 출력되는 것을 정지시킨다.

요소 유닛(16)은 요소 유닛(1)이 활성화될 때 만이 활성화되기에, 요소 유닛(1)에 종속하는 요소 유닛 예를 들면, 하부층 요소 유닛이라 불리울 수 있다.

전술한 실시예에 있어서, 3개 이상의 요소 유닛들은 클럭 신호들의 계층적인 늘임없이 계층적 구조로 배열될 수 있다. 이것은 각 활성화 신호 생성 회로가 선행 요소 유닛으로 부터 출력된 클럭 신호에 의해 구동되기 때문이다.

도 5는 전술한 실시예 내에 포함된 클럭 제어 회로들(4, 4-1, 4-2)중 어느 하나의 상세 구성을 나타낸다. 나타난 바와 같이, 클럭 제어 회로는 유지 회로(24), 출력 회로(25), 및 선택 회로(26)으로 이루어진다. 선택 회로(26)은 활성화 신호(28), 정지 신호(29), 및 유지 회로(24)로 부터 출력된 신호(33)을 수신하여 차례로 선택 신호(31)을 출력한다. 출력 회로(25)는 클럭 신호(27) 및 선택 신호(31)을 수신하여 선택 신호(31)이 활성화되는 동안 클럭 신호(30)을 출력한다. 선택 회로(26)이 유지 신호(32)를 유지 회로(24)에 전송할 때에 활성화 신호(28)이 활성화된다면, 유지 회로(24)는 활성화 정보를 유지한다. 정지 신호(29)가 활성화될 때, 유지 신호(24)는 활성화 정보를 소거한다.

동작에 있어서, 활성화 신호(28)이 활성화될 때, 선택 회로(26)은 선택 신호(31)과 유지 신호(32)를 활성화한다. 이에 응답하여, 출력 회로(25)는 입력 클럭 신호(27)을 클럭 신호(30)로서 출력한다. 활성화 정보가 유지 신호(32)에 한번 입력되면, 유지 회로(24)는 정지 정보가 입력될 때 까지 정보를 유지한다. 유지 회로(24)는 활성화 정보 혹은 신호(33)을 선택 회로(26)에 연속적으로 출력한다. 유지 회로(24)의 출력 신호(33)이 활성화되는 한, 선택 회로(26)은 선택 신호(31)을 활성화 상태로 유지한다. 그 결과, 출력 회로(25)는 클럭 신호(30)을 연속적으로 출력한다. 정지 신호(29)가 활성화되는 동안, 선택 신호(26)은 정지 정보를 신호들(31, 32)의 형태로 출력 회로(25) 및 유지 회로(24)에 전송한다. 이에 응답하여, 유지 회로(24)는 그 안에 유지된 정보를 소거한다. 또한, 출력 회로(25)는 클럭 신호(30)의 출력을 정지한다.

LSI가 복수개의 요소 유닛들을 포함할 때, 각 요소 유닛은 도 6을 참조하여 기술될 것과 같이, 그 처리를 시작하고 종료한다. 나타난 바와 같이, 예를 들면, 3개의 요소 유닛들 A, B, C을 포함하는 LSI를 가정한다. 이러한 종류의 LSI는 모든 요소 유닛들 A-C이 동시에 그 처리를 시작하도록 때때로 구성되지만, 각 요소 유닛은 데이타 입력에 의존하는 특정 시점에서 그 처리를 종료한다. 또한, LSI의 요소 유닛들은 다른 설계자들에 의해 때때로 개별적으로 설계된다.

그들을 스케쥴하기 위한 요소 유닛들 A-C 및 회로들이 다른 사람들에 의해 설계된다는 것을 가정한다. 그 때, 요소 유닛들 A-C의 처리 시작을 각기 가리키는 활성화 신호를 생성하는 것이 상대적으로 쉽다고 할지라도, 입력 패턴에 의존하는 모든 요소 유닛들의 정지 신호들을 생성하는 것은 어렵다. 한편, 요소 유닛들 A-C 중 어느 하나를 지정하는 사람이 내부 신호의 사용에 의해 요소 유닛을 위한 정지 신호를 생성할 수 있는 동안, 전체 LSI의 클럭 스케쥴을 설정하고 모든 요소 유닛들의 클럭 신호를 제어하는 것은 전술한 사람들에게는 어렵다.

전술한 관점에 있어서, 전술되어 나타난 각 실시예는 요소 유닛의 외측에 설계되도록 개별 요소 유닛에 대하여 활성화 신호를 허용하고, 요소 유닛에 기초하여 설계되도록 정지 신호를 허용한다. 이것은 성공적으로 설계를 용이하게 하며 설계의 질을 향상시킨다.

도 7은 게이트 레벨에서 도 5의 클럭 제어 회로를 나타낸다. 도 7에서, 유지 회로, 출력 회로(25) 및 선택 회로(26)은 팬텀(phantom) 블럭으로 표시된다.

도 7을 참조하면, 활성화 신호(28)이 활성화되는 동안 클럭 신호(27)이 하이레벨로 천이하는 것을 가정한다. 그 때, 설정되어진(로우 레벨로 그 출력을 유지하고 있는 노아 게이트 NOR1) 활성화 신호(28)는 클럭 신호(30)이 인버터 INV2, CMOS 인버터 내에 포함된 P-채널 MOS(Metal Oxide Semiconductor) 트랜지스터 PM4, 인버터 INV3, 및 인버터 INV4를 통하여 하이 레벨로 천이하도록 한다. 유지 회로(24)가 비활성화될 때, 회로(24) 내에 포함된 전송 게이트(path transistor) TG2는 비도전 상태가 되고, 전송 게이트 TG3 또한 비도전 상태가 된다. 그러나, 클럭 신호(30)이 하이 레벨로 천이할 때, 전송 게이트 TG3는 도전 상태가 된다. 그 결과, 설정되어진 정보, 예를 들면, 노아 게이트 NOR1의 로우 레벨의 출력과 인버터 INV6의 하이 레벨의 출력은 인버터 INV7에 입력되어 유지된다. 이에 응답하여, 유지 회로(24)의 출력 신호(33)은 로우 레벨로 천이한다. 따라서, 정지 신호(29)가 로우 레벨로 있을 때, 노아 게이트 NOR3의 출력과 노아 게이트 NOR1의 출력은 각기 하이 레벨과 로우 레벨을 유지한다. 이러한 상태에서, 클럭 신호(27)과 같은 위상의 클럭 신호(30)은 활성화 신호(28)이 로우 레벨로 천이할 때 조차도 연속적으로 출력된다. 한편, 정지 신호(29)가 하이(활성화) 레벨로 천이할 때, 노아 게이트 NOR3의 출력은 로우 레벨로 천이하여 노아 게이트 NOR1의 출력을 하이 레벨로 천이하게 한다. 그 결과, 로우 레벨은 클럭 신호(30)을 인터럽팅하는 인버터 INV2를 통하여 P-채널 모오스 트랜지스터 PM4의 소오스에 공급된다.

요약하면, 본 발명은 이하에 열거된 것과 같이, 다양한 새로운 이점들을 가지는 클럭 신호 제어 시스템을 제공한다는 것을 알 수 있을 것이다.

(1) 클럭 신호에 동기하는 소자를 포함하며 그 입력 상태는 클럭 신호에 기인한 출력 상태에 영향을 미치는 LSI에 있어서, 그 소자는 복수개의 연산 회로들로 분할될 수 있다. 따라서, 만약 어떤 기간 동안 개개의 연산 회로에 공급된 클럭 신호를 인터럽팅하는 것은 전체 LSI의 동작에 영향을 미치지 않는다면, LSI를 설계하기 위한 단계들의 수는 감소될 수 있다. 이것은 초기에 토론된 문제점(1)을 해결한다. 또한, 정지 신호는 하나의 요소 유닛 내에서 발생되기 때문에, 클럭 스케쥴은 쉽게 설정될 수 있으며, 정지 신호 생성 회로는 짧은 기간 내에 설계되어 검증될 수 있다.

(2) 정지 신호 생성 회로가 요소 유닛 내에 포함되기 때문에, 요소 유닛의 정지 타이밍을 설계하는 설계자는 정지 신호 생성 회로를 설계하는 것이 또한 쉽다. 따라서, 계층적 층들의 수 혹은 요소 유닛들의 수의 증가는 쉽게 대처될 수 있다. 이것은 초기에 언급되었던 문제점(2)를 해결한다.

(3) 정지 신호 생성 회로가 요소 유닛 내에 포함되기 때문에, 내부 신호를 사용하여 정지 신호를 생성하는 것과 정지 신호 생성 회로의 면적을 감소시키는 것이 가능하다. 이것은 초기에 언급되었던 문제점(3)을 해결한다. 또한, 이러한 종류의 구성은 전력을 절약하여 문제점(4)를 해결한다.

(4) 정지 신호 생성 회로가 요소 유닛 내에 포함되기 때문에, 다른 요소 유닛들을 연결하는 배선의 수는 감소된다. 이것은 회로 배열을 단순화하고 초기에 언급되었던 문제점(5)을 해결한다.

다양한 변형들은 기술적 범위와 동떨어짐 없이 본 공개의 교시에 의해 본 분야의 숙련된 자에게 가능하게 될 것이다.

Claims

클럭 신호 제어 시스템에 있어서:

클럭 신호를 정지시키기 위한 정지 신호를 생성하는 연산 회로, 상기 클럭 신호의 정지 및 활성화를 제어하기 위한 제1 클럭 제어 회로, 및 상기 클럭 신호의 분배를 위한 제1 클럭 트리를 가지는 적어도 하나의 요소 유닛과;

상기 클럭 신호가 상기 요소 유닛에 공급되도록 하는 활성화 신호를 생성하기 위하여 상기 요소 유닛에 할당된 적어도 하나의 활성화 신호 생성 회로를 포함하며,

상기 제1 클럭 제어 회로는 상기 활성화 신호 생성 회로로 부터 출력된 상기 활성화 신호가 활성화될 때 부터 상기 연산 회로로 부터 출력된 상기 정지 신호가 활성화될 때 까지 상기 클럭 신호가 상기 제1 클럭 트리에 연속적으로 공급되게 하고, 상기 제1 클럭 트리로 부터 출력된 클럭 신호가 상기 요소 유닛에 종속하는 다른 요소 유닛에 할당된 활성화 신호 생성 회로 및 적어도 하나의 상기 연산 회로에 공급되는

것을 특징으로 하는 클럭 신호 제어 시스템.
제1항에 있어서,

제2 클럭 트리;

제2 활성화 신호 생성 회로; 및

항시 활성화되는 신호를 수신하는 동안에는 상기 제2 클럭 트리에 클럭 신호를 항상 공급하는 제2 클럭 제어 회로를 더 포함하며;

상기 제2 클럭 트리는 상기 제2 활성화 신호 생성 회로에 클럭 신호를 항상 공급하고, 상기 시스템은 상기 제1 및 제2 클럭 트리가 동일한 지연 시간을 가지도록 설계되며, 상기 제2 활성화 신호 생성 회로를 구동하기 위한 상기 클럭 신호와 상기 연산 회로를 구동하기 위한 상기 클럭 신호는 동일한 위상을 가지는

것을 특징으로 하는 클럭 신호 제어 시스템.
제2항에 있어서, 상기 연산 회로의 활성화 상태에 의존하는 기간 동안 활성화된 하부층 요소 유닛과, 상기 하부층 요소 유닛보다는 길게 상기 하부층 요소의 상기 시간 주기를 포함하는 긴 기간 동안 활성화 상태를 유지하는 상부층 요소 유닛은 계층적 구조로 배열되고,

상기 하부층 요소 유닛에 할당된 활성화 신호 생성 회로가 상기 상부층 요소 유닛으로 부터 출력된 클럭 신호에 의해 구동되는 동안 상기 상부층 요소 유닛에 할당된 상기 활성화 신호 생성 회로는 상기 제2 클럭 트리에 의해 구동되며,

상기 제1 및 제2 클럭 제어 회로는 상기 항시 활성화되는 클럭 신호에 의해 구동되고,

상기 개개의 요소 유닛 내에 각각 포함되는 모든 연산 회로들에 클럭 신호에 기초하여 계층적 구조를 제공하는 동안 상기 개개의 요소 유닛 내에 각각 포함되는 모든 활성화 신호 생성 회로들과 모든 연산 회로들은 클럭 신호의 위상을 일치시키는

것을 특징으로 하는 클럭 신호 제어 시스템.
클럭 신호에 동기하는 요소를 포함하며, 그 입력 상태가 상기 클럭 신호로 인해 출력 상태에 영향을 미치는 LSI에 있어서, 상기 요소가 복수개의 연산 회로들로 분할되게 하며 상기 클럭 신호가 소정 기간 동안 인터럽트될 때 조차도 개개의 연산 회로가 상기 LSI의 동작에 영향을 미치지 않도록 하는 클럭 신호 제어 시스템은:

적어도 하나의 요소 유닛과;

상기 요소 유닛에 할당된 적어도 하나의 활성화 신호 생성 회로를 포함하며;

상기 활성화 신호 생성 회로는 클럭 신호가 상기 요소 유닛의 처리 스케쥴에 따라 상기 요소 유닛에 공급되게 하는 활성화 신호를 생성하고;

상기 요소 유닛은:

클럭 제어 회로와;

상기 클럭 제어 회로로 부터 클럭 신호를 수신하여 상기 클럭 신호를 분배하기 위한 클럭 트리와;

상기 클럭 트리로 부터 출력된 클럭 신호를 구동 클럭으로서 수신하는 연산 회로를 포함하며;

상기 클럭 제어 회로는 상기 활성화 신호 생성 회로로 부터 출력된 상기 활성화 신호가 활성화될 때 부터 상기 연산 회로로 부터 출력된 정지 신호가 활성화될 때 까지 상기 클럭 트리에 상기 클럭 신호를 연속적으로 공급하고,

상기 연산 회로는 상기 연산 회로에 대한 상기 클럭 신호의 연산 및 적용을 인터럽팅하기 위한 상기 정지 신호를 상기 클럭 신호에 동기하여 생성하고,

상기 클럭 제어 회로에 대한 상기 활성화 신호는 상기 클럭 제어 회로에 상기 클럭 신호의 적용이 상기 연산 회로로 부터 출력된 상기 정지 신호에 의해 정지되는 동안 상기 요소 유닛의 외측으로 부터 공급되는

것을 특징으로 하는 클럭 신호 제어 시스템.
제4항에 있어서, 상기 클럭 제어 회로는 선택 회로, 출력 회로 및 유지 회로를 포함하고,

상기 선택 회로는 상기 활성화 신호, 상기 정지 신호 및 상기 유지 회로의 출력 신호를 수신하여, 상기 활성화 신호 혹은 상기 유지 회로의 상기 출력 신호가 활성화될 때 선택 신호 및 유지 신호를 활성화하고,

상기 출력 회로는 입력 클럭 신호 및 상기 선택 신호를 수신하여, 상기 선택 신호가 활성화될 때 상기 입력 클럭 신호를 출력 클럭 신호로서 출력하고,

상기 유지 회로는 상기 선택 회로의 상기 출력 신호를 유지 신호로서 수신하여, 상기 유지 신호가 활성화될 때 상기 출력 신호를 유지하고,

상기 출력 회로는 상기 활성화 신호가 활성화될 때 부터 상기 정지 신호가 활성화될 때 까지 상기 출력 클럭 신호를 연속적으로 출력하는

것을 특징으로 하는 클럭 신호 제어 시스템.