JP2560098B2 - マシンチェックによるクロックストップ制御方式 - Google Patents
マシンチェックによるクロックストップ制御方式Info
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Description
【発明の詳細な説明】 〔概要〕 複数のスカラユニットにより共有されるベクトルユニ
ットにおけるマシンチェック発生時のクロックストップ
制御方式に関し， 並行処理されているベクトル命令のうち支障のないも
のの処理にクロックストップの影響が及ばないものの処
理にクロックストップの影響が及ばないようにすること
を目的とし， ベクトルユニット内の回路を，全てのスカラユニット
からのベクトル命令が共通に使用する共通回路部分と各
スカラユニットのベクトル命令に固有の固有回路部分と
に分け，上記共通回路部分を実際に使用していることを
検出する共通回路ビジー検出部を各スカラユニット対応
で設け，また上記共通回路部分及び固有回路部分毎に，
マシンチェックが発生したことを検出するマシンチェッ
ク検出部を設け，上記共通回路ビジー検出部とマシンチ
ェック検出部からそれぞれ出力される共通回路ビジー信
号とマシンチェック発生信号との組み合せによって，ク
ロックストップすべき回路部分を決定するよう構成し
た。
ットにおけるマシンチェック発生時のクロックストップ
制御方式に関し， 並行処理されているベクトル命令のうち支障のないも
のの処理にクロックストップの影響が及ばないものの処
理にクロックストップの影響が及ばないようにすること
を目的とし， ベクトルユニット内の回路を，全てのスカラユニット
からのベクトル命令が共通に使用する共通回路部分と各
スカラユニットのベクトル命令に固有の固有回路部分と
に分け，上記共通回路部分を実際に使用していることを
検出する共通回路ビジー検出部を各スカラユニット対応
で設け，また上記共通回路部分及び固有回路部分毎に，
マシンチェックが発生したことを検出するマシンチェッ
ク検出部を設け，上記共通回路ビジー検出部とマシンチ
ェック検出部からそれぞれ出力される共通回路ビジー信
号とマシンチェック発生信号との組み合せによって，ク
ロックストップすべき回路部分を決定するよう構成し
た。
本発明は，複数のスカラユニットにより共有されるベ
クトルユニットにおけるマシンチェック発生時のクロッ
クストップ制御方式に関する。
クトルユニットにおけるマシンチェック発生時のクロッ
クストップ制御方式に関する。
科学技術用計算機に，スカラ命令を処理する複数のス
カラユニットと各スカラユニットに結合され，スカラユ
ニットが送出するベクトル命令を高速で処理する１つの
ベクトルユニットをそなえたマルチプロセッサシステム
がある。
カラユニットと各スカラユニットに結合され，スカラユ
ニットが送出するベクトル命令を高速で処理する１つの
ベクトルユニットをそなえたマルチプロセッサシステム
がある。
複数のスカラユニットに共有されているベクトルユニ
ットにおいて，エラー等によるマシンチェックが発生し
たとき，ベクトルユニット全体のクロックをストップせ
ず，必要最小限の回路部分に限定してクロックストップ
を行い，マシンチェック原因とは無関係な回路部分での
ベクトル命令の実行は可能な限り継続させるようにし
た。
ットにおいて，エラー等によるマシンチェックが発生し
たとき，ベクトルユニット全体のクロックをストップせ
ず，必要最小限の回路部分に限定してクロックストップ
を行い，マシンチェック原因とは無関係な回路部分での
ベクトル命令の実行は可能な限り継続させるようにし
た。
第５図に本発明が対象とするマルチプロセッサシステ
ムの基本構成例を示す。
ムの基本構成例を示す。
第５図において,10は主記憶装置MSU,11は記憶制御装
置MCU,12および13はそれぞれスカラユニットSU0およびS
U1,14はベクトルユニットVU,15はベクトル制御部VCU,16
はベクトル実行部VEU,17はベクトルレジスタVR,18はロ
ードパイプラインLOAD,19はストアパイプラインSTORE,2
0は加算パイプラインADD,21は乗算パイプラインMULTI,2
2は徐算パイプラインDIVIDEである。
置MCU,12および13はそれぞれスカラユニットSU0およびS
U1,14はベクトルユニットVU,15はベクトル制御部VCU,16
はベクトル実行部VEU,17はベクトルレジスタVR,18はロ
ードパイプラインLOAD,19はストアパイプラインSTORE,2
0は加算パイプラインADD,21は乗算パイプラインMULTI,2
2は徐算パイプラインDIVIDEである。
スカラユニットSU0,SU1はそれぞれ独立にプログラム
を実行することができ，スカラ命令を処理するが，実行
すべき命令中にベクトル命令を検出すると，ベクトルユ
ニットVUにその処理を依頼する。
を実行することができ，スカラ命令を処理するが，実行
すべき命令中にベクトル命令を検出すると，ベクトルユ
ニットVUにその処理を依頼する。
ベクトルユニットVUのベクトル制御部VCUは，各スカ
ラユニットSU0,SU1が送出するベクトル命令を選択し，
ベクトル実行部VEUに実行させる制御を行う。
ラユニットSU0,SU1が送出するベクトル命令を選択し，
ベクトル実行部VEUに実行させる制御を行う。
このようなマルチプロセッサシステムあるいはスカラ
ユニットが単一のユニプロセッサシステムでは，ベクト
ルユニットVU内でマシンチェックが発生した場合，以下
のないしで示すような処理を行っていた。
ユニットが単一のユニプロセッサシステムでは，ベクト
ルユニットVU内でマシンチェックが発生した場合，以下
のないしで示すような処理を行っていた。
マシンチェックが発生したVU全体のクロックをスト
ップし，動作を停止させる。
ップし，動作を停止させる。
そのときのVUの状態をサービスプロセッサSVP（図
示省略）のファイルに退避させる。
示省略）のファイルに退避させる。
VU全体をリセットする。
通常の動作に戻る。
このように従来のシステムでは,VU内のマシンチェッ
クによりVU全体を一律にクロックストップしていた。
クによりVU全体を一律にクロックストップしていた。
複数のスカラユニットSUが１つのベクトルユニットVU
を共用する従来のマルチプロセッサシステムでは,VU内
で複数のSUからのベクトル命令が同時に並行して処理さ
れている場合がある。このような場合,1つのSUからのベ
クトル命令でマシンチェックが発生したことにより，単
純にVU全体をクロックストップし，さらにリセットして
いたため，他のSUからのベクトル命令の処理も保障され
なくなるという問題があった。
を共用する従来のマルチプロセッサシステムでは,VU内
で複数のSUからのベクトル命令が同時に並行して処理さ
れている場合がある。このような場合,1つのSUからのベ
クトル命令でマシンチェックが発生したことにより，単
純にVU全体をクロックストップし，さらにリセットして
いたため，他のSUからのベクトル命令の処理も保障され
なくなるという問題があった。
本発明は，複数のスカラユニットにより共有されるベ
クトルユニットにおいてマシンチェックが発生した場
合，並行処理されているベクトル命令のうち支障のない
ものの処理にクロックストップの影響が及ばないように
することを目的とする。
クトルユニットにおいてマシンチェックが発生した場
合，並行処理されているベクトル命令のうち支障のない
ものの処理にクロックストップの影響が及ばないように
することを目的とする。
本発明は，ベクトルユニットVU内を各スカラユニット
からのベクトル命令の処理を共通に行う共通回路部分
と，各スカラユニットからのベクトル命令の処理をスカ
ラユニット別に行う複数の固有回路部分とに分け，共通
回路部分についてはいずれのスカラユニットからのベク
トルと命令の処理を行っているかを識別するための共通
回路ビジー信号を生成し，また共通回路部分と各固有回
路部分とのそれぞれにマシンチェックが発生したときそ
れらを識別するためのマシンチェック発生信号を生成
し，これら共通回路ビジー信号とマシンチェック発生信
号の状態により，クロックストップする必要最小限の回
路部分を切り分けるようにしたものである。
からのベクトル命令の処理を共通に行う共通回路部分
と，各スカラユニットからのベクトル命令の処理をスカ
ラユニット別に行う複数の固有回路部分とに分け，共通
回路部分についてはいずれのスカラユニットからのベク
トルと命令の処理を行っているかを識別するための共通
回路ビジー信号を生成し，また共通回路部分と各固有回
路部分とのそれぞれにマシンチェックが発生したときそ
れらを識別するためのマシンチェック発生信号を生成
し，これら共通回路ビジー信号とマシンチェック発生信
号の状態により，クロックストップする必要最小限の回
路部分を切り分けるようにしたものである。
第１図は，本発明の原理構成図であり，簡単化のため
２つのスカラユニットが１つのベクトルユニットを共有
しているマルチプロセッサの例を示している。
２つのスカラユニットが１つのベクトルユニットを共有
しているマルチプロセッサの例を示している。
第１図において， 12,13はスカラユニットSU0,SU1である。
14は,SU0,SU1によって共有されるベクトルユニットVU
である。
である。
16は，ベクトル実行部VEUである。
23,27はそれぞれSU0,SU1が送出するベクトル命令を入
力するベクトル命令フェッチ回路VU−F0,VU−F1であり,
SU0,SU1,それぞれに固有の回路部分である。
力するベクトル命令フェッチ回路VU−F0,VU−F1であり,
SU0,SU1,それぞれに固有の回路部分である。
31は、VU−F0,VU−F1にそれぞれ入力されているSU0,S
U1のベクトル命令を選択して実行を行うベクトル命令実
行部VU−Ｉであり、各SU0,SU1のベクトル命令に共通の
回路部分である。
U1のベクトル命令を選択して実行を行うベクトル命令実
行部VU−Ｉであり、各SU0,SU1のベクトル命令に共通の
回路部分である。
36は,VU−Ｉ内に設けられているクロックストップ制
御回路CKSTPである。
御回路CKSTPである。
VU−Ｉ BUSY0,VU−Ｉ BUSY1は,VU−ＩをそれぞれSU
0,SU1のベクトル命令が使用していることを示す共通回
路ビジー信号である。
0,SU1のベクトル命令が使用していることを示す共通回
路ビジー信号である。
MCH VU−F0,MCH VU−F1,MCH VU−Ｉは，それぞれV
U−F0,VU−F,VU−Ｉでマシンチェックが発生したことを
示すマシンチェック発生信号である。
U−F0,VU−F,VU−Ｉでマシンチェックが発生したことを
示すマシンチェック発生信号である。
STOP VU−F0,STOP VU−F1,STOP VU−Ｉは，それぞ
れVU−F0,VU−F1,VU−Ｉに対するクロックストップ信号
である。
れVU−F0,VU−F1,VU−Ｉに対するクロックストップ信号
である。
第１図の原理構成において，ベクトルユニットVUのベ
クトル命令フェッチ回路VU−F0,VU−F1は，それぞれ受
入れ可能なとき，対応するスカラユニットSU0,SU1から
ベクトル命令を取り込み，ベクトル命令制御部VU−Ｉは
実行可能なときVU−F0,あるいはVU−F1のベクトル命令
を選択し，実行を制御する。
クトル命令フェッチ回路VU−F0,VU−F1は，それぞれ受
入れ可能なとき，対応するスカラユニットSU0,SU1から
ベクトル命令を取り込み，ベクトル命令制御部VU−Ｉは
実行可能なときVU−F0,あるいはVU−F1のベクトル命令
を選択し，実行を制御する。
VU−Ｉは,VU−F0とVU−F1のいずれのベクトル命令を
処理しているかにより，共通回路ビジー信号VU−Ｉ BU
SY0,VU−Ｉ BUSY1の一方をONにする。
処理しているかにより，共通回路ビジー信号VU−Ｉ BU
SY0,VU−Ｉ BUSY1の一方をONにする。
またVU−F0,VU−F1,VU−Ｉのいずれかでマシンチェッ
クが発生した場合には，その回路部分のマシンチェック
発生信号MCH VU−F0,MCH VU−F1,MCH VU−ＩをONに
する。
クが発生した場合には，その回路部分のマシンチェック
発生信号MCH VU−F0,MCH VU−F1,MCH VU−ＩをONに
する。
クロックストップ制御回路CKSTPCは，これらの共通回
路ビジー信号とマシンチェック発生信号との組み合せに
応じて，クロックストップすべき最小限の回路部分を決
定し，クロックストップ信号を出力する。この詳細は実
施例において詳述されるが基本的には次のようになる。
路ビジー信号とマシンチェック発生信号との組み合せに
応じて，クロックストップすべき最小限の回路部分を決
定し，クロックストップ信号を出力する。この詳細は実
施例において詳述されるが基本的には次のようになる。
クロックストップすべき回路部分は，マシンチェック
を発生した回路部分が無条件に対象となり，またクロッ
クストップを発生した回路部分がVU−F0とVU−F1のいず
れかであったときにはVU−Ｉもその対象に加えられる。
を発生した回路部分が無条件に対象となり，またクロッ
クストップを発生した回路部分がVU−F0とVU−F1のいず
れかであったときにはVU−Ｉもその対象に加えられる。
さらにVU−F0がVU−F1がマシンチェックを発生したと
きに,VU−Ｉがそれぞれ他方の系（SU1,SU0）のベクトル
命令を処理していた場合には，その系のベクトル命令フ
ェッチ回路（VU−F1,VU−F0）もクロックストップ対象
とされる。
きに,VU−Ｉがそれぞれ他方の系（SU1,SU0）のベクトル
命令を処理していた場合には，その系のベクトル命令フ
ェッチ回路（VU−F1,VU−F0）もクロックストップ対象
とされる。
さらにVU−Ｉがマシンチェックを発生したとき、VU−
Ｉが両系のベクトル命令を処理しているかあいるいはい
ずれの系のベクトル命令も処理していない場合,VU−F0,
VU−F1をともにクロックストップする。後者は安全のた
めである。またVU−Ｉがいずれか一方の系のベクトル命
令のみを処理していた場合には，その系に属するベクト
ル命令フェッチ回路をクロックストップする。
Ｉが両系のベクトル命令を処理しているかあいるいはい
ずれの系のベクトル命令も処理していない場合,VU−F0,
VU−F1をともにクロックストップする。後者は安全のた
めである。またVU−Ｉがいずれか一方の系のベクトル命
令のみを処理していた場合には，その系に属するベクト
ル命令フェッチ回路をクロックストップする。
第２図に本発明の１実施例システムの構成を示す。
第２図において， 12は，スカラユニットSU0である。
13は，スカラユニットSU1である。
14は，ベクトルユニットVUである。
16は，ベクトル実行部VEUである。
23は,SU0のベクトル命令を取り込むベクトル命令フェ
ッチ回路VU−F0である。
ッチ回路VU−F0である。
24は，ベクトルフェッチステージレジスタVFSR0であ
る。
る。
25は，ベクトルフェッチバッファVFB0である。
26は,VFSR0とVFB0の出力を選択するセレクタSELであ
る。
る。
27は,SU1のベクトル命令を取り込むベクトル命令フェ
ッチ回路である。
ッチ回路である。
28は，ベクトルフェッチステージレジスタVFSR1であ
る。
る。
29は，ベクトルフェッチバッファVFB1である。
30は,VFSR1とVFB1の出力を選択するセレクタSELであ
る。
る。
31は，ベクトル命令実行部VU−Ｉである。
32は,VU−F0とVU−F1の出力を選択するセレクタSELで
ある。
ある。
33は，ベクトル命令プリデコードステージVPSであ
る。
る。
34は，ベクトル命令キューステージVQSである。
35は，ベクトル命令実行ステージVESである。
36は，クロックストップ制御回路CKSTPCである。
VU−F0,VU−F1は，それぞれSU0,SU1からフェッチした
ベクトル命令をVFSR0,VFSR1に格納するが，それらのベ
クトル命令をVU−Ｉへ転送する前に次のベクトル命令を
フェッチしなければならない場合には，先行するベクト
ル命令をVFB0,VFB1で保持する。
ベクトル命令をVFSR0,VFSR1に格納するが，それらのベ
クトル命令をVU−Ｉへ転送する前に次のベクトル命令を
フェッチしなければならない場合には，先行するベクト
ル命令をVFB0,VFB1で保持する。
VU−F0のセレクタSEL26は,VFB0が空でなければVFB0を
選択し,VFB0が空であればVFSR0を選択する。VU−F1のセ
レクタSEL30もVFB1およびVFSR1に対して同様な選択を行
う。
選択し,VFB0が空であればVFSR0を選択する。VU−F1のセ
レクタSEL30もVFB1およびVFSR1に対して同様な選択を行
う。
VU−Ｉは，セレクタSEL32によりVU−F0とVU−F1の出
力の一方を選択し，転送されてきたベクトル命令をVPS
にセットする。VPSは，セットされたベクトル命令をプ
リデコードするとともに,VQSに転送できるまで保持す
る。
力の一方を選択し，転送されてきたベクトル命令をVPS
にセットする。VPSは，セットされたベクトル命令をプ
リデコードするとともに,VQSに転送できるまで保持す
る。
VQSは,VEUにベクトル命令を発信できるようになるま
で順次のベクトル命令のキューを保持する。
で順次のベクトル命令のキューを保持する。
VESは,VEUに発信されたベクトル命令の実行を監視す
るためのステージであり，各命令実行パイプライン（第
５図の18ないし22）ごとの命令管理制御部（図示省略）
をそなえている。
るためのステージであり，各命令実行パイプライン（第
５図の18ないし22）ごとの命令管理制御部（図示省略）
をそなえている。
CKSTPCは,VU−F0,VU−F1,VPS,VQS,VES,VEUでそれぞれ
マシンチェックが発生したときにONとなるマシンチェッ
ク信号MCH VU−F0,MCH VU−F1,MCH VU−Ｉを一方の
信号群として入力し，またVPS,VQS,VESがそれぞれSU0と
SU1のいずれのベクトル命令を処理しているかを示す共
通回路ビジー信号VPS BSUY0/VPS BUSY1,VQS BUSY0/V
QS BUSY1,VES BUSY0/VES BUSY1を他方の信号群とし
て入力し，これらの信号間で一定の論理をとる。その論
理結果出力は,VU−F0,VU−F1,VU−Ｉに対するクロック
ストップ信号STOP VU−F0,STOP VU−F1,STOP VU−Ｉ
となる。
マシンチェックが発生したときにONとなるマシンチェッ
ク信号MCH VU−F0,MCH VU−F1,MCH VU−Ｉを一方の
信号群として入力し，またVPS,VQS,VESがそれぞれSU0と
SU1のいずれのベクトル命令を処理しているかを示す共
通回路ビジー信号VPS BSUY0/VPS BUSY1,VQS BUSY0/V
QS BUSY1,VES BUSY0/VES BUSY1を他方の信号群とし
て入力し，これらの信号間で一定の論理をとる。その論
理結果出力は,VU−F0,VU−F1,VU−Ｉに対するクロック
ストップ信号STOP VU−F0,STOP VU−F1,STOP VU−Ｉ
となる。
第２図に示されているクロックストップ制御回路CKST
PCの詳細を第３図および第４図により説明する。
PCの詳細を第３図および第４図により説明する。
第３図は,CKSTPCの制御論理を示し，第４図はその具
体化された実施例構成を示している。
体化された実施例構成を示している。
第３図において，マシンチェック発生信号と共通回路
ビジー信号が入力論理信号であり，クロックストップ信
号が結果の出力論理信号となる。ないしは異なる制
御のケースを示し○印はON（“1"），×印はOFF
（“0"）の論理値を表わしている。また空白は論理に無
関係（Don't Care）であることを示す。以下各ケースを
順に説明する。
ビジー信号が入力論理信号であり，クロックストップ信
号が結果の出力論理信号となる。ないしは異なる制
御のケースを示し○印はON（“1"），×印はOFF
（“0"）の論理値を表わしている。また空白は論理に無
関係（Don't Care）であることを示す。以下各ケースを
順に説明する。
のケース SU1がVU−１を使用中にVU−F0でマシンチェックが発
生した。このときVU−F0のほかVU−Ｉ内のSU1の命令を
ストップする必要があり，この結果VU−F1の命令もスト
ップする必要が生じて,VU−I,VU−F0,VU−F1をクロック
ストップする。
生した。このときVU−F0のほかVU−Ｉ内のSU1の命令を
ストップする必要があり，この結果VU−F1の命令もスト
ップする必要が生じて,VU−I,VU−F0,VU−F1をクロック
ストップする。
のケース SU1がVU−Ｉを不使用のときVU−F0でマシンチェック
が発生した。このときVU−F0とVU−Ｉの命令をストップ
するがVU−Ｉの命令をストップしてもVU−F1に影響しな
いので,VU−F1の命令はストップしない。このためVU−
I,VU−F0をクロックストップする。
が発生した。このときVU−F0とVU−Ｉの命令をストップ
するがVU−Ｉの命令をストップしてもVU−F1に影響しな
いので,VU−F1の命令はストップしない。このためVU−
I,VU−F0をクロックストップする。
のケース のケースでSU1とSU0とを入れ替えた場合である。
のケース のケースでSU1とSU0とを入れ替えた場合である。
のケース SU0,SU1がともにVU−Ｉを使用中にVU−Ｉがマシンチ
ェックを発生したため,VU−ＩのほかVU−F0とVU−F1の
命令もストップする必要があり、VU−I,VU−F0,VU−F1
全てをクロックストップする。
ェックを発生したため,VU−ＩのほかVU−F0とVU−F1の
命令もストップする必要があり、VU−I,VU−F0,VU−F1
全てをクロックストップする。
のケース SU0がVU−Ｉを使用中にVU−Ｉがマシンチェックを発
生したため,VU−Ｉの命令とともにVU−F0の命令をスト
ップする必要があり,VU−ＩおよびVU−F0をクロックス
トップする。
生したため,VU−Ｉの命令とともにVU−F0の命令をスト
ップする必要があり,VU−ＩおよびVU−F0をクロックス
トップする。
のケース SU1がVU−Ｉを使用中にVU−Ｉがマシンチェックを発
生したため,VU−Ｉの命令とともにVU−F1の命令をスト
ップする必要があり,VU−ＩおよびVU−F1をクロックス
トップする。
生したため,VU−Ｉの命令とともにVU−F1の命令をスト
ップする必要があり,VU−ＩおよびVU−F1をクロックス
トップする。
のケース SU0もSU1もVU−Ｉを使用していないが,VU−Ｉにマシ
ンチェックを発生したため,SU0とSU1の切り分けができ
ない。このため安全を考えて全ての回路のクロックをス
トップする。
ンチェックを発生したため,SU0とSU1の切り分けができ
ない。このため安全を考えて全ての回路のクロックをス
トップする。
第４図は，第３の制御論理をORゲート,OR/NORゲート
およびANDゲートを用いて構成した論理回路図である。
およびANDゲートを用いて構成した論理回路図である。
第４図において,MCH VU−F0（１），（２），…，
（Ｉ）は,VU−F0内にあるＩ個のマシンチェック検出部
（図示省略）から出力されるマシンチェック発生信号で
あり,ORゲート37でORを取り,1つのマシンチェック発生
信号MCH VU−F0となる。MCH VU−F1（１），（２），
…，（Ｉ）およびMCH VU−Ｉ（１），（２），…，
（Ｊ）についてもORゲート38,39で同様にまとめられ
る。
（Ｉ）は,VU−F0内にあるＩ個のマシンチェック検出部
（図示省略）から出力されるマシンチェック発生信号で
あり,ORゲート37でORを取り,1つのマシンチェック発生
信号MCH VU−F0となる。MCH VU−F1（１），（２），
…，（Ｉ）およびMCH VU−Ｉ（１），（２），…，
（Ｊ）についてもORゲート38,39で同様にまとめられ
る。
VPS BUSY0,VQS BUSY0,VES BUSY0は，それぞれ第２
図のVPS,VQS,VESから出力される共通回路ビジー信号で
あり，それぞれのステージにSU0からのベクトル命令が
存在することを示す。これらの信号はOR/NORゲート40で
ORおよびNORを取られ,OR出力はVU−Ｉ BUSY0となる。V
PS BUSY1,VQS BUSY1,VES BUSY1についても同様にOR/
NORゲート41でORおよびNORを取られ,OR出力はVU−Ｉ B
USY1となる。
図のVPS,VQS,VESから出力される共通回路ビジー信号で
あり，それぞれのステージにSU0からのベクトル命令が
存在することを示す。これらの信号はOR/NORゲート40で
ORおよびNORを取られ,OR出力はVU−Ｉ BUSY0となる。V
PS BUSY1,VQS BUSY1,VES BUSY1についても同様にOR/
NORゲート41でORおよびNORを取られ,OR出力はVU−Ｉ B
USY1となる。
ANDゲート42ないし49は，それぞれ第３図の制御論理
のケースないしの条件を実現している。
のケースないしの条件を実現している。
ORゲート50は，ケース，，，，，に対応
してANDゲート42,43,44,46,47,49の出力のORを取り,VU
−F0に対するクロックストップ信号STOP VU−F0を生じ
る。
してANDゲート42,43,44,46,47,49の出力のORを取り,VU
−F0に対するクロックストップ信号STOP VU−F0を生じ
る。
ORゲート51は，ケース，，，，，に対応
してANDゲート42,44,45,46,48,49の出力のORを取り,VU
−F1に対するクロックストップ信号STOP VU−F1を生じ
る。
してANDゲート42,44,45,46,48,49の出力のORを取り,VU
−F1に対するクロックストップ信号STOP VU−F1を生じ
る。
ORゲート52は，ケースないしの全てに対応してAN
Dゲート42ないし49の出力のORを取り,VU−Ｉに対するク
ロックストップ信号STOP VU−Ｉを生じる。
Dゲート42ないし49の出力のORを取り,VU−Ｉに対するク
ロックストップ信号STOP VU−Ｉを生じる。
本発明によれば，複数のスカラユニットにより共有さ
れるベクトルユニット内でマシンチェックが発生して
も，余分な回路部分までクロックストップすることがな
いので，並列処理される各スカラユニットのベクトル命
令の処理効率を改善することができる。
れるベクトルユニット内でマシンチェックが発生して
も，余分な回路部分までクロックストップすることがな
いので，並列処理される各スカラユニットのベクトル命
令の処理効率を改善することができる。
第１図は本発明の原理構成図、第２図は本発明の１実施
例システムの構成図，第３図は第２図の実施例システム
におけるクロックストップ制御回路の制御論理の実施例
説明図，第４図は第３図の制御論理を実現したクロック
ストップ制御回路の実施例回路図，第５図は本発明が対
象する従来のマルチプロセッサシステムの構成図であ
る。 第１図中， SU0,SU1:スカラユニット VU:ベクトルユニット VEU:ベクトル実行部 VU−F0,VU−F1:ベクトル命令フェッチ回路 VU−I:ベクトル命令実行部 CKSTPC:クロックストップ制御回路 VU−Ｉ BUSY0,VU−Ｉ BUSY1:共通回路ビジー信号 MCH VU−F0,MCH VU−F1,MCH VU−I:マシンチェック
発生信号
例システムの構成図，第３図は第２図の実施例システム
におけるクロックストップ制御回路の制御論理の実施例
説明図，第４図は第３図の制御論理を実現したクロック
ストップ制御回路の実施例回路図，第５図は本発明が対
象する従来のマルチプロセッサシステムの構成図であ
る。 第１図中， SU0,SU1:スカラユニット VU:ベクトルユニット VEU:ベクトル実行部 VU−F0,VU−F1:ベクトル命令フェッチ回路 VU−I:ベクトル命令実行部 CKSTPC:クロックストップ制御回路 VU−Ｉ BUSY0,VU−Ｉ BUSY1:共通回路ビジー信号 MCH VU−F0,MCH VU−F1,MCH VU−I:マシンチェック
発生信号
Claims (1)
- 【請求項１】スカラ命令を処理する複数のスカラユニッ
ト（SU）と，これらのスカラユニット（SU）から送出さ
れるベクトル命令を処理するベクトルユニット（VU）と
から構成され，ベクトルユニット（VU）は複数のスカラ
ユニット（SU）からそれぞれ送出されるベクトル命令を
選択して実行するマルチプロセッサシステムにおいて， ベクトルユニット（VU）内の回路を，全てのスカラユニ
ット（SU）からのベクトル命令が共通に使用する共通回
路部分（VU−Ｉ）と各スカラユニット（SU）のベクトル
命令に固有の固有回路部分とに分け，上記共通回路部分
（VU−Ｉ）を実際に使用していることを検出する共通回
路ビジー検出部を各スカラユニット（SU）対応で設け， また上記共通回路部分（VU−Ｉ）及び固有回路部分毎
に，マシンチェックが発生したことを検出するマシンチ
ェック検出部を設け， 上記共通回路ビジー検出部とマシンチェック検出部から
それぞれ出力される共通回路ビジー信号とマシンチェッ
ク発生信号との組み合せによって，クロックストップす
べき回路部分を決定することを特徴とするマシンチェッ
クによるクロックストップ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63290854A JP2560098B2 (ja) | 1988-11-17 | 1988-11-17 | マシンチェックによるクロックストップ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63290854A JP2560098B2 (ja) | 1988-11-17 | 1988-11-17 | マシンチェックによるクロックストップ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02136966A JPH02136966A (ja) | 1990-05-25 |
| JP2560098B2 true JP2560098B2 (ja) | 1996-12-04 |
Family
ID=17761351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63290854A Expired - Fee Related JP2560098B2 (ja) | 1988-11-17 | 1988-11-17 | マシンチェックによるクロックストップ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2560098B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2856177B2 (ja) * | 1996-10-11 | 1999-02-10 | 日本電気株式会社 | クロック信号制御回路およびクロック信号制御方式 |
-
1988
- 1988-11-17 JP JP63290854A patent/JP2560098B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02136966A (ja) | 1990-05-25 |
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