JPS62245338A - デ−タ処理装置のソフトディレイ方式 - Google Patents
デ−タ処理装置のソフトディレイ方式Info
- Publication number
- JPS62245338A JPS62245338A JP61088923A JP8892386A JPS62245338A JP S62245338 A JPS62245338 A JP S62245338A JP 61088923 A JP61088923 A JP 61088923A JP 8892386 A JP8892386 A JP 8892386A JP S62245338 A JPS62245338 A JP S62245338A
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- JP
- Japan
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- cpu
- time
- delay time
- timer
- program
- Prior art date
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- Granted
Links
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
- G06F9/4831—Task transfer initiation or dispatching by interrupt, e.g. masked with variable priority
- G06F9/4837—Task transfer initiation or dispatching by interrupt, e.g. masked with variable priority time dependent
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ビ）産業上の利用分野
本発明は、パーソナルコンビエータ等のデータ処理装置
において、ソフト的にディレィタイムを得るソフトディ
レィ方式に関する。
において、ソフト的にディレィタイムを得るソフトディ
レィ方式に関する。
（ｏ） 従来の技術
データ処理装置においては、例えば、ディスクをアクセ
スする際、ＣＰＵはディスクコントローラに対して、先
ずヘッドロード命令を送出し、所定のディレィタイムを
とった後、読出し命令を４号公報にも開示されているよ
うに、プログラム上で、ＮＯＰ命令等の特定命令を繰り
返し実行してソフト的に得るソフトディレィ方式が、広
く行なわれている。
スする際、ＣＰＵはディスクコントローラに対して、先
ずヘッドロード命令を送出し、所定のディレィタイムを
とった後、読出し命令を４号公報にも開示されているよ
うに、プログラム上で、ＮＯＰ命令等の特定命令を繰り
返し実行してソフト的に得るソフトディレィ方式が、広
く行なわれている。
Ｐｌ 発明が解決しようとする問題点従来の技術にお
いては、特定命令を繰り返す回数をプログラム上に記述
していたので、使用するＣＰＵを変更した場合、ＣＰＵ
の動作速度が速（なるため、命令やＩｌｏ等が同等であ
っても、同一のプログラムでは、所望のディレィタイム
を得られなくなってしまう。
いては、特定命令を繰り返す回数をプログラム上に記述
していたので、使用するＣＰＵを変更した場合、ＣＰＵ
の動作速度が速（なるため、命令やＩｌｏ等が同等であ
っても、同一のプログラムでは、所望のディレィタイム
を得られなくなってしまう。
例えば、動作速度が４ＭＨｚのＣＰＵを用いた場合、Ｎ
ＯＰ命令の実行時間は２μｓ になるので、１００Ａｓ
のディレィタイムを得るためには、ＮＯＰ命令を５０回
繰り返すようにプログラミングしておけば良い。ところ
が、このプログラムを動作速度が８ＭＨｚ のＣＰＵ
で実行させた場合には、ＮＯＰ命令の実行時間が約ｌμ
ｓになるので、ディレィタイムは１μ５Ｘ５０回＝５０
μｓとなってしまう。
ＯＰ命令の実行時間は２μｓ になるので、１００Ａｓ
のディレィタイムを得るためには、ＮＯＰ命令を５０回
繰り返すようにプログラミングしておけば良い。ところ
が、このプログラムを動作速度が８ＭＨｚ のＣＰＵ
で実行させた場合には、ＮＯＰ命令の実行時間が約ｌμ
ｓになるので、ディレィタイムは１μ５Ｘ５０回＝５０
μｓとなってしまう。
従つて、ＣＰＵを変更した場合には、プログラムをも変
更しなければならないという問題点があった。
更しなければならないという問題点があった。
又、リフレツシユを必要とするダイナミックＲＡＭや、
速度の遅いＩｌｏを使用するシステムでは、ＣＰＵにウ
ェイトをかけなければならないので、ＣＰＵの動作速度
は実際にはその分だけ遅（なる。このため、１００μｓ
÷２μ５＝５０回と、演算により単純に繰り返し回数を
算出しても、正確なディレィタイムは得られなかった。
速度の遅いＩｌｏを使用するシステムでは、ＣＰＵにウ
ェイトをかけなければならないので、ＣＰＵの動作速度
は実際にはその分だけ遅（なる。このため、１００μｓ
÷２μ５＝５０回と、演算により単純に繰り返し回数を
算出しても、正確なディレィタイムは得られなかった。
に）問題点を解決するだめの手段
本発明は、タイマー出力を割込み信号としてＣＰＵに入
力するタイマー手段を設け、初期起動時、前記タイマー
手段により足まる所定時間内に、前記ＣＰＵが特定命令
を実行する回数をカウントし、該カウント値をソフトデ
ィレィタイムの基準値として記憶手段に記憶し、プログ
ラム上では、ソフトディレィタイムを前記基準値に基づ
いて設定するようにしたデータ処理装置のソフトディレ
ィ方式を提供するものである。
力するタイマー手段を設け、初期起動時、前記タイマー
手段により足まる所定時間内に、前記ＣＰＵが特定命令
を実行する回数をカウントし、該カウント値をソフトデ
ィレィタイムの基準値として記憶手段に記憶し、プログ
ラム上では、ソフトディレィタイムを前記基準値に基づ
いて設定するようにしたデータ処理装置のソフトディレ
ィ方式を提供するものである。
…作用
本発明では、動作速度の異なるＣＰＵを用いたデータ処
理装置において、同一のプログラムを実行しても、ソフ
トディレィタイムは自動補正され、所望の正確なソフト
ディレィタイムが得られる。
理装置において、同一のプログラムを実行しても、ソフ
トディレィタイムは自動補正され、所望の正確なソフト
ディレィタイムが得られる。
（ハ）実施例
第１図は、本発明によるデータ処理装置の構成を示すブ
ロック図、第２図は処理内容を示すフローチャートであ
る。
ロック図、第２図は処理内容を示すフローチャートであ
る。
第１図において、（１）は主記憶装置、（２）はプログ
ラムを格納したＲＯＭ、（３）はクロックφ１に基づい
て動作するＣＰＵ、（４１はクロックφ１とは独立した
クロックφ、に基づいて動作するインテル社製タイマー
ＩＣ８２５３等のプログラマブルタイマー、（５）はフ
ロッピーディスクドライブ（ＦＤＤ）（６）を制御する
ディスクコントローラ（ＦＤＣ）であり、グログラマプ
★タイマー（４）は、ＣＰＵ（３１からタイマー時間Ｔ
が設定可能であり、タイマー出力Ｐは、ＣＰＵ（３）の
割込端子ＩＮＴに接続されている。又、ＣＰ Ｕ （３
）には、リフレツシユ等のだめのウェイト信号ＷＡ Ｉ
Ｔが入力されている。
ラムを格納したＲＯＭ、（３）はクロックφ１に基づい
て動作するＣＰＵ、（４１はクロックφ１とは独立した
クロックφ、に基づいて動作するインテル社製タイマー
ＩＣ８２５３等のプログラマブルタイマー、（５）はフ
ロッピーディスクドライブ（ＦＤＤ）（６）を制御する
ディスクコントローラ（ＦＤＣ）であり、グログラマプ
★タイマー（４）は、ＣＰＵ（３１からタイマー時間Ｔ
が設定可能であり、タイマー出力Ｐは、ＣＰＵ（３）の
割込端子ＩＮＴに接続されている。又、ＣＰ Ｕ （３
）には、リフレツシユ等のだめのウェイト信号ＷＡ Ｉ
Ｔが入力されている。
そこで、電源が投入され、初期起動状態になると、ＲＯ
Ｍ＋２）円に格納されたプログラムＰ１により、先ず、
第２図のフローチャートで示す処理が為される。即ち、
ＣＰＵ（３）は、プログラマブルタイマー（４）のタイ
マー時間Ｔを、基準となる所定時間、例えば、１００μ
ｓにセットし、直ちに、ＮＯＰ命令の実行を開始する。
Ｍ＋２）円に格納されたプログラムＰ１により、先ず、
第２図のフローチャートで示す処理が為される。即ち、
ＣＰＵ（３）は、プログラマブルタイマー（４）のタイ
マー時間Ｔを、基準となる所定時間、例えば、１００μ
ｓにセットし、直ちに、ＮＯＰ命令の実行を開始する。
そして、実行したＮＯＰ命令の回数をカウントする。１
００μｓの所定時間が経過し、タイマー出力Ｐが発生す
ると、ＣＰＵ（３１に割込みがかかるので、ＣＰＵ（３
）は、この割込みに応じて、ＮＯＰ命令の実行停止とカ
ウントの停止を行ない、カウント値Ｎをソフトディレィ
タイムの基準値として、主記憶装置＋１）の一部に記憶
する。
００μｓの所定時間が経過し、タイマー出力Ｐが発生す
ると、ＣＰＵ（３１に割込みがかかるので、ＣＰＵ（３
）は、この割込みに応じて、ＮＯＰ命令の実行停止とカ
ウントの停止を行ない、カウント値Ｎをソフトディレィ
タイムの基準値として、主記憶装置＋１）の一部に記憶
する。
ここで、フロッピーディスク（７）に記憶されているプ
ログラム上、上には、ソフトディレィタイムをこの基準
値Ｎに基づいて記述しており、例えば、ディスクアクセ
スの際、ヘッドロード命令を送出した後、１ｍｓのディ
レィタイムを必要とするのであれば、１ｍｓ÷１００μ
５＝１０なので、ＮＯＰ命令を「１０×ＮＪ回実行する
ようにプログラミングしている。
ログラム上、上には、ソフトディレィタイムをこの基準
値Ｎに基づいて記述しており、例えば、ディスクアクセ
スの際、ヘッドロード命令を送出した後、１ｍｓのディ
レィタイムを必要とするのであれば、１ｍｓ÷１００μ
５＝１０なので、ＮＯＰ命令を「１０×ＮＪ回実行する
ようにプログラミングしている。
従って、ＣＰＵ（３）のりＯ，／りφ、が４ＭＨｚから
８ＭＨｚ に変更されても、Ｎの値が、例えば、「４
５」から「８５」というように変化するだけで、ＮＯＰ
命令をＮ回実行する時間は、必す所定時間Ｔ＝１００μ
ｓなので、「１ＯＸＮＪ回Ｎ。
８ＭＨｚ に変更されても、Ｎの値が、例えば、「４
５」から「８５」というように変化するだけで、ＮＯＰ
命令をＮ回実行する時間は、必す所定時間Ｔ＝１００μ
ｓなので、「１ＯＸＮＪ回Ｎ。
Ｐ命令を実行せよというプログラムＰ、では、必す、１
０Ｘ１００μｓ＝１ｍｓのディレィタイムが得られる。
０Ｘ１００μｓ＝１ｍｓのディレィタイムが得られる。
つまり、初期起動時の動作により、ディレィタイムは自
動補正される。
動補正される。
更に、ＮＯＰ命令をＮ回実行している間も、ウェイト信
号ＷＡ Ｉ ＴによりＣＰＵ（３）にはウェイトが随時
かけられるので、Ｎとしては実際の動作速度に対応した
値が記憶されることとなり、このＮ値の整数倍あるいは
整数分の１で、グログラムＰ、の種々のディレィタイム
が設定されるので、当然、プログラムＰ、上で設定され
た種々のディレィタイムも、ＣＰＵ（３）の実際の動作
速度に対応したものとなる。
号ＷＡ Ｉ ＴによりＣＰＵ（３）にはウェイトが随時
かけられるので、Ｎとしては実際の動作速度に対応した
値が記憶されることとなり、このＮ値の整数倍あるいは
整数分の１で、グログラムＰ、の種々のディレィタイム
が設定されるので、当然、プログラムＰ、上で設定され
た種々のディレィタイムも、ＣＰＵ（３）の実際の動作
速度に対応したものとなる。
（ト）発明の効果
本発明に依れば、ＣＰＵを変更する必要がな（なると共
に、精度が著しく同上し、プログラム毎の煩しいディレ
ィタイムの設定が、全（不妾となる。
に、精度が著しく同上し、プログラム毎の煩しいディレ
ィタイムの設定が、全（不妾となる。
第１図は本発明の実施例を示すブロック図、第２図は本
発明の処理内容を示すフローチャートである。 （３１・・・ＣＰ Ｕ 、＋４１・・・プログラマブル
タイマー、（５）・・・Ｆ’ＤＣ１ｆ刀・・・フロッピ
ーディスク。 出願人 三洋電機株式会社 外１名 代理人 弁理士 西野卓嗣外１名 く 〜 ≧ ゝ 第２昧
発明の処理内容を示すフローチャートである。 （３１・・・ＣＰ Ｕ 、＋４１・・・プログラマブル
タイマー、（５）・・・Ｆ’ＤＣ１ｆ刀・・・フロッピ
ーディスク。 出願人 三洋電機株式会社 外１名 代理人 弁理士 西野卓嗣外１名 く 〜 ≧ ゝ 第２昧
Claims (1)
- （１）タイマー出力を割込み信号としてＣＰＵに入力す
るタイマー手段を備え、初期起動時、前記タイマー手段
により定まる所定時間内に、前記ＣＰＵが特定命令を実
行する回数をカウントし、該カウント値をソフトディレ
ィタイムの基準値として記憶手段に記憶し、プログラム
上では、ソフトディレィタイムを前記基準値に基づいて
設定することを特徴としたデータ処理装置のソフトディ
レィ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61088923A JPS62245338A (ja) | 1986-04-17 | 1986-04-17 | デ−タ処理装置のソフトディレイ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61088923A JPS62245338A (ja) | 1986-04-17 | 1986-04-17 | デ−タ処理装置のソフトディレイ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62245338A true JPS62245338A (ja) | 1987-10-26 |
| JPH0434179B2 JPH0434179B2 (ja) | 1992-06-05 |
Family
ID=13956433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61088923A Granted JPS62245338A (ja) | 1986-04-17 | 1986-04-17 | デ−タ処理装置のソフトディレイ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62245338A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01112336A (ja) * | 1987-10-26 | 1989-05-01 | Nec Ic Microcomput Syst Ltd | プログラム変更方式 |
| JPH01126728A (ja) * | 1987-11-12 | 1989-05-18 | Mitsubishi Electric Corp | データ処理装置の実行速度判定方式 |
| JPH02220132A (ja) * | 1989-02-22 | 1990-09-03 | Pfu Ltd | Ｃｐｕタイプ判別装置 |
| JPH06168047A (ja) * | 1992-02-27 | 1994-06-14 | Tandy Corp | コンピュータ装置のタイミング基準設定方法及び装置 |
| KR19980013834A (ko) * | 1996-08-03 | 1998-05-15 | 구자홍 | 마이크로 프로세서의 프로그램 수행 시간 검출 회로 |
-
1986
- 1986-04-17 JP JP61088923A patent/JPS62245338A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01112336A (ja) * | 1987-10-26 | 1989-05-01 | Nec Ic Microcomput Syst Ltd | プログラム変更方式 |
| JPH01126728A (ja) * | 1987-11-12 | 1989-05-18 | Mitsubishi Electric Corp | データ処理装置の実行速度判定方式 |
| JPH02220132A (ja) * | 1989-02-22 | 1990-09-03 | Pfu Ltd | Ｃｐｕタイプ判別装置 |
| JPH06168047A (ja) * | 1992-02-27 | 1994-06-14 | Tandy Corp | コンピュータ装置のタイミング基準設定方法及び装置 |
| KR19980013834A (ko) * | 1996-08-03 | 1998-05-15 | 구자홍 | 마이크로 프로세서의 프로그램 수행 시간 검출 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0434179B2 (ja) | 1992-06-05 |
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