JPH10207739A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH10207739A JPH10207739A JP9012934A JP1293497A JPH10207739A JP H10207739 A JPH10207739 A JP H10207739A JP 9012934 A JP9012934 A JP 9012934A JP 1293497 A JP1293497 A JP 1293497A JP H10207739 A JPH10207739 A JP H10207739A
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- cpu
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Abstract
(57)【要約】
【課題】 ＲＯＭ６に格納されたデータが間違っていた
としても、ＣＰＵ１はそのまま間違ったデータに応じて
処理を継続しなければならない課題があった。 【解決手段】 ＲＯＭ６からＣＰＵ１へのデータの出力
を禁止したい期間にＴＲＧ信号を出力するＴＲＧ信号出
力部２１と、そのトリガ信号に応じてＲＯＭ６にＣＰＵ
１へのデータの出力を禁止するイネーブル信号を出力す
るフリップフロップ回路２５と、そのイネーブル信号に
応じてデータバス１１を介してＣＰＵ１に出力されるＮ
ＯＰデータを格納するＮＯＰデータメモリ２６とを備え
たものである。
としても、ＣＰＵ１はそのまま間違ったデータに応じて
処理を継続しなければならない課題があった。 【解決手段】 ＲＯＭ６からＣＰＵ１へのデータの出力
を禁止したい期間にＴＲＧ信号を出力するＴＲＧ信号出
力部２１と、そのトリガ信号に応じてＲＯＭ６にＣＰＵ
１へのデータの出力を禁止するイネーブル信号を出力す
るフリップフロップ回路２５と、そのイネーブル信号に
応じてデータバス１１を介してＣＰＵ１に出力されるＮ
ＯＰデータを格納するＮＯＰデータメモリ２６とを備え
たものである。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
等により構成されるシングルチップのマイクロコンピュ
ータに関するものである。
等により構成されるシングルチップのマイクロコンピュ
ータに関するものである。
【０００２】
【従来の技術】図３は従来のシングルチップのマイクロ
コンピュータを示すブロック図であり、図において、１
はアドレス等を出力するＣＰＵ、２はタイマ、３はシリ
アルデータを入出力するシリアルＩ／Ｏ、４はアナログ
データをデジタルデータに変換するＡ／Ｄ変換部、５は
デジタルデータをアナログデータに変換するＤ／Ａ変換
部、６はプログラム等を格納するＲＯＭ、７はデータ等
を格納するＲＡＭ、８は割り込み処理を行う割り込み処
理部、９は他の回路とデータの入出力を行うポートであ
る。また、１０はアドレスバス、１１はデータバスであ
る。
コンピュータを示すブロック図であり、図において、１
はアドレス等を出力するＣＰＵ、２はタイマ、３はシリ
アルデータを入出力するシリアルＩ／Ｏ、４はアナログ
データをデジタルデータに変換するＡ／Ｄ変換部、５は
デジタルデータをアナログデータに変換するＤ／Ａ変換
部、６はプログラム等を格納するＲＯＭ、７はデータ等
を格納するＲＡＭ、８は割り込み処理を行う割り込み処
理部、９は他の回路とデータの入出力を行うポートであ
る。また、１０はアドレスバス、１１はデータバスであ
る。
【０００３】次に動作について説明する。ＣＰＵ１から
アドレスバス１０を介してＲＯＭ６にアドレスを出力す
ると、そのＲＯＭ６に格納されたアドレスに応じたプロ
グラムがデータバス１１を介してＣＰＵ１に出力され
る。ＣＰＵ１では、その入力されたプログラムに応じて
処理を行う。また、ＣＰＵ１から他の機能ブロックであ
るタイマ２、シリアルＩ／Ｏ３、Ａ／Ｄ変換部４、Ｄ／
Ａ変換部５、ＲＡＭ７、割り込み処理部８、ポート９に
それぞれ該当するアドレスを出力すると、それら各機能
ブロックではそのアドレスに応じたデータの入出力をデ
ータバス１１を介して行う。
アドレスバス１０を介してＲＯＭ６にアドレスを出力す
ると、そのＲＯＭ６に格納されたアドレスに応じたプロ
グラムがデータバス１１を介してＣＰＵ１に出力され
る。ＣＰＵ１では、その入力されたプログラムに応じて
処理を行う。また、ＣＰＵ１から他の機能ブロックであ
るタイマ２、シリアルＩ／Ｏ３、Ａ／Ｄ変換部４、Ｄ／
Ａ変換部５、ＲＡＭ７、割り込み処理部８、ポート９に
それぞれ該当するアドレスを出力すると、それら各機能
ブロックではそのアドレスに応じたデータの入出力をデ
ータバス１１を介して行う。
【０００４】
【発明が解決しようとする課題】従来のマイクロコンピ
ュータは以上のように構成されているので、例えばＲＯ
Ｍ６に格納されたプログラムのデバッグ時に、そのプロ
グラムのデータが間違っていたとしても、ＣＰＵ１はそ
のまま間違ったデータに応じて処理を継続しなければな
らず、ＣＰＵ１に無駄な処理を継続させることになり、
デバッグの作業効率が高まらないなどの課題があった。
ュータは以上のように構成されているので、例えばＲＯ
Ｍ６に格納されたプログラムのデバッグ時に、そのプロ
グラムのデータが間違っていたとしても、ＣＰＵ１はそ
のまま間違ったデータに応じて処理を継続しなければな
らず、ＣＰＵ１に無駄な処理を継続させることになり、
デバッグの作業効率が高まらないなどの課題があった。
【０００５】この発明は上記のような課題を解決するた
めになされたもので、データが間違っていた場合などに
中央処理手段の無駄な処理を省くことができるマイクロ
コンピュータを得ることを目的とする。
めになされたもので、データが間違っていた場合などに
中央処理手段の無駄な処理を省くことができるマイクロ
コンピュータを得ることを目的とする。
【０００６】
【課題を解決するための手段】請求項１記載の発明に係
るマイクロコンピュータは、第１の記憶手段から中央処
理手段へのデータの出力を禁止したい期間にトリガ信号
を出力するトリガ信号出力手段と、そのトリガ信号出力
手段から出力されたトリガ信号に応じて第１の記憶手段
に中央処理手段へのデータの出力を禁止するイネーブル
信号を出力するイネーブル信号出力手段と、そのイネー
ブル信号出力手段から出力されたイネーブル信号に応じ
てデータバスを介して中央処理手段に出力されるノーオ
ペレーションデータを格納する第２の記憶手段とを備え
たものである。
るマイクロコンピュータは、第１の記憶手段から中央処
理手段へのデータの出力を禁止したい期間にトリガ信号
を出力するトリガ信号出力手段と、そのトリガ信号出力
手段から出力されたトリガ信号に応じて第１の記憶手段
に中央処理手段へのデータの出力を禁止するイネーブル
信号を出力するイネーブル信号出力手段と、そのイネー
ブル信号出力手段から出力されたイネーブル信号に応じ
てデータバスを介して中央処理手段に出力されるノーオ
ペレーションデータを格納する第２の記憶手段とを備え
たものである。
【０００７】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるシ
ングルチップのマイクロコンピュータを示すブロック図
であり、図において、１はアドレス等を出力するＣＰＵ
（中央処理手段）、２はタイマ、３はシリアルデータを
入出力するシリアルＩ／Ｏ、４はアナログデータをデジ
タルデータに変換するＡ／Ｄ変換部、５はデジタルデー
タをアナログデータに変換するＤ／Ａ変換部、６はプロ
グラム等を格納するＲＯＭ（第１の記憶手段）、７はデ
ータ等を格納するＲＡＭ（第１の記憶手段）、８は割り
込み処理を行う割り込み処理部、９は他の回路とデータ
の入出力を行うポートである。また、１０はアドレスバ
ス、１１はデータバスである。以上、従来技術として示
した図３と同一である。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるシ
ングルチップのマイクロコンピュータを示すブロック図
であり、図において、１はアドレス等を出力するＣＰＵ
（中央処理手段）、２はタイマ、３はシリアルデータを
入出力するシリアルＩ／Ｏ、４はアナログデータをデジ
タルデータに変換するＡ／Ｄ変換部、５はデジタルデー
タをアナログデータに変換するＤ／Ａ変換部、６はプロ
グラム等を格納するＲＯＭ（第１の記憶手段）、７はデ
ータ等を格納するＲＡＭ（第１の記憶手段）、８は割り
込み処理を行う割り込み処理部、９は他の回路とデータ
の入出力を行うポートである。また、１０はアドレスバ
ス、１１はデータバスである。以上、従来技術として示
した図３と同一である。
【０００８】２１はＲＯＭ６、ＲＡＭ７からＣＰＵ１へ
のデータの出力を禁止したい期間にトリガ信号を出力す
るＴＲＧ信号出力部（トリガ信号出力手段）、２２，２
３はＡＮＤ回路、２４はインバータ回路、２５はフリッ
プフロップ回路であり、これらＡＮＤ回路２２，２３、
インバータ回路２４、フリップフロップ回路２５によ
り、ＣＰＵ１からのＳＹＮＣ信号に同期して、ＴＲＧ信
号出力部２１から出力されたトリガ信号に応じて、ＲＯ
Ｍ６、ＲＡＭ７にＣＰＵ１へのデータの出力を禁止する
ＮＯＰイネーブル信号を出力するイネーブル信号出力手
段を構成する。２６はフリップフロップ回路２５から出
力されたＮＯＰイネーブル信号に応じてデータバス１１
を介してＣＰＵ１に出力されるＮＯＰデータを格納する
ＮＯＰデータメモリ（第２の記憶手段）である。
のデータの出力を禁止したい期間にトリガ信号を出力す
るＴＲＧ信号出力部（トリガ信号出力手段）、２２，２
３はＡＮＤ回路、２４はインバータ回路、２５はフリッ
プフロップ回路であり、これらＡＮＤ回路２２，２３、
インバータ回路２４、フリップフロップ回路２５によ
り、ＣＰＵ１からのＳＹＮＣ信号に同期して、ＴＲＧ信
号出力部２１から出力されたトリガ信号に応じて、ＲＯ
Ｍ６、ＲＡＭ７にＣＰＵ１へのデータの出力を禁止する
ＮＯＰイネーブル信号を出力するイネーブル信号出力手
段を構成する。２６はフリップフロップ回路２５から出
力されたＮＯＰイネーブル信号に応じてデータバス１１
を介してＣＰＵ１に出力されるＮＯＰデータを格納する
ＮＯＰデータメモリ（第２の記憶手段）である。
【０００９】次に動作について説明する。ＣＰＵ１から
アドレスバス１０を介してＲＯＭ６にアドレスを出力す
ると、そのＲＯＭ６に格納されたアドレスに応じたプロ
グラムがデータバス１１を介してＣＰＵ１に出力され
る。ＣＰＵ１では、そのプログラムに応じて処理を行
う。また、ＣＰＵ１から他の機能ブロックであるタイマ
２、シリアルＩ／Ｏ３、Ａ／Ｄ変換部４、Ｄ／Ａ変換部
５、ＲＡＭ７、割り込み処理部８、ポート９にそれぞれ
該当するアドレスを出力すると、それら各機能ブロック
ではそのアドレスに応じたデータの入出力をデータバス
１１を介して行う。ここまでの動作は、従来技術と同一
である。
アドレスバス１０を介してＲＯＭ６にアドレスを出力す
ると、そのＲＯＭ６に格納されたアドレスに応じたプロ
グラムがデータバス１１を介してＣＰＵ１に出力され
る。ＣＰＵ１では、そのプログラムに応じて処理を行
う。また、ＣＰＵ１から他の機能ブロックであるタイマ
２、シリアルＩ／Ｏ３、Ａ／Ｄ変換部４、Ｄ／Ａ変換部
５、ＲＡＭ７、割り込み処理部８、ポート９にそれぞれ
該当するアドレスを出力すると、それら各機能ブロック
ではそのアドレスに応じたデータの入出力をデータバス
１１を介して行う。ここまでの動作は、従来技術と同一
である。
【００１０】図２はこの発明の実施の形態１によるシン
グルチップのマイクロコンピュータの動作を示すタイミ
ングチャートである。ここで例えばＲＯＭ６に格納され
たプログラム等のデータが間違っている場合に、ＴＲＧ
信号出力部２１からＴＲＧ信号が出力‘Ｈ’される。ま
た、ＣＰＵ１がデータバス１１を介してデータを入力し
ようとする時、即ち、ＣＰＵ１から出力されたＳＹＮＣ
信号が‘Ｈ’の時に、それらＴＲＧ信号とＳＹＮＣ信号
とのアンド‘Ｈ’がフリップフロップ回路２５のセット
（Ｓ）に入力され、そのフリップフロップ回路２５から
ＮＯＰイネーブル信号が出力される。
グルチップのマイクロコンピュータの動作を示すタイミ
ングチャートである。ここで例えばＲＯＭ６に格納され
たプログラム等のデータが間違っている場合に、ＴＲＧ
信号出力部２１からＴＲＧ信号が出力‘Ｈ’される。ま
た、ＣＰＵ１がデータバス１１を介してデータを入力し
ようとする時、即ち、ＣＰＵ１から出力されたＳＹＮＣ
信号が‘Ｈ’の時に、それらＴＲＧ信号とＳＹＮＣ信号
とのアンド‘Ｈ’がフリップフロップ回路２５のセット
（Ｓ）に入力され、そのフリップフロップ回路２５から
ＮＯＰイネーブル信号が出力される。
【００１１】このＮＯＰイネーブル信号は、ＲＯＭ６に
出力され、そのＲＯＭ６をイネーブル状態にする。ま
た、ＮＯＰイネーブル信号は、ＮＯＰデータメモリ２６
にも出力され、データバス１１にはＲＯＭ６に格納され
たデータの代わりにＮＯＰデータメモリ２６に格納され
たＮＯＰデータが出力され、そのデータバス１１を介し
てＣＰＵ１に出力される。さらに、ＲＯＭ６に格納され
たデータの間違っている期間が過ぎた場合は、ＴＲＧ信
号出力部２１からのＴＲＧ信号が停止‘Ｌ’される。従
って、ＣＰＵ１から出力されたＳＹＮＣ信号が‘Ｈ’の
時に、それら否定されたＴＲＧ信号とＳＹＮＣ信号との
アンド‘Ｈ’がフリップフロップ回路２５のリセット
（Ｒ）に入力され、そのフリップフロップ回路２５から
のＮＯＰイネーブル信号が停止‘Ｌ’される。よって、
図２に示したように、ＲＯＭ６に格納されたデータが間
違っている期間に応じてＴＲＧ信号出力部２１からのＴ
ＲＧ信号を連続して出力‘Ｈ’すれば、ＣＰＵ１から出
力されるＳＹＮＣ信号に同期してそのＣＰＵ１に入力さ
れるデータは、ＲＯＭ６に格納された間違ったデータで
はなく、ＮＯＰデータメモリ２６に格納されたＮＯＰデ
ータであり、ＣＰＵ１はこの期間においてのみＮＯＰデ
ータを処理することができる。
出力され、そのＲＯＭ６をイネーブル状態にする。ま
た、ＮＯＰイネーブル信号は、ＮＯＰデータメモリ２６
にも出力され、データバス１１にはＲＯＭ６に格納され
たデータの代わりにＮＯＰデータメモリ２６に格納され
たＮＯＰデータが出力され、そのデータバス１１を介し
てＣＰＵ１に出力される。さらに、ＲＯＭ６に格納され
たデータの間違っている期間が過ぎた場合は、ＴＲＧ信
号出力部２１からのＴＲＧ信号が停止‘Ｌ’される。従
って、ＣＰＵ１から出力されたＳＹＮＣ信号が‘Ｈ’の
時に、それら否定されたＴＲＧ信号とＳＹＮＣ信号との
アンド‘Ｈ’がフリップフロップ回路２５のリセット
（Ｒ）に入力され、そのフリップフロップ回路２５から
のＮＯＰイネーブル信号が停止‘Ｌ’される。よって、
図２に示したように、ＲＯＭ６に格納されたデータが間
違っている期間に応じてＴＲＧ信号出力部２１からのＴ
ＲＧ信号を連続して出力‘Ｈ’すれば、ＣＰＵ１から出
力されるＳＹＮＣ信号に同期してそのＣＰＵ１に入力さ
れるデータは、ＲＯＭ６に格納された間違ったデータで
はなく、ＮＯＰデータメモリ２６に格納されたＮＯＰデ
ータであり、ＣＰＵ１はこの期間においてのみＮＯＰデ
ータを処理することができる。
【００１２】なお、上記実施の形態１においては、ＲＯ
Ｍ６に関するデータ出力の停止について示したが、他の
機能ブロックでも良く、また、シングルチップのマイク
ロコンピュータ以外の記憶手段でも良い。また、ＴＲＧ
信号出力部２１からのＴＲＧ信号は、ＲＯＭ６に格納さ
れたプログラム等のデータが間違っている期間に出力す
るようにしたが、ＣＰＵ１に処理させたくない任意の期
間であっても良く、さらに、複数の期間であっても良
い。
Ｍ６に関するデータ出力の停止について示したが、他の
機能ブロックでも良く、また、シングルチップのマイク
ロコンピュータ以外の記憶手段でも良い。また、ＴＲＧ
信号出力部２１からのＴＲＧ信号は、ＲＯＭ６に格納さ
れたプログラム等のデータが間違っている期間に出力す
るようにしたが、ＣＰＵ１に処理させたくない任意の期
間であっても良く、さらに、複数の期間であっても良
い。
【００１３】以上のように、この実施の形態１によれ
ば、ＴＲＧ信号出力部２１からのＴＲＧ信号に応じて、
ＲＯＭ６に格納されたデータの代わりにＮＯＰデータメ
モリ２６に格納されたＮＯＰデータをデータバス１１を
介してＣＰＵ１に出力することができ、ＣＰＵ１はその
ＴＲＧ信号が出力された期間、ＲＯＭ６に格納されたデ
ータの処理を停止させることができ、ＣＰＵ１の無駄な
処理を防ぐことができる。このことは、例えば、ＲＯＭ
６に格納されたデータがプログラムである場合に、その
プログラムが間違っている任意の期間のＣＰＵ１の処理
をスキップすることができ、バグによる無駄なＣＰＵ１
の処理を防ぎ、デバッグの効率を高めることができる。
さらに、ＴＲＧ信号出力部２１からＴＲＧ信号が出力さ
れている期間であっても、ＣＰＵ１からは通常処理どお
りＲＯＭ６にアドレスが出力されるものであり、このよ
うに、ＣＰＵ１がＲＯＭ６に格納されたデータの入力を
停止したい期間であっても、そのＣＰＵ１は通常の動作
と全く変わりのない動作を行わせることができ、この実
施の形態１の構成を汎用的に用いることができる。
ば、ＴＲＧ信号出力部２１からのＴＲＧ信号に応じて、
ＲＯＭ６に格納されたデータの代わりにＮＯＰデータメ
モリ２６に格納されたＮＯＰデータをデータバス１１を
介してＣＰＵ１に出力することができ、ＣＰＵ１はその
ＴＲＧ信号が出力された期間、ＲＯＭ６に格納されたデ
ータの処理を停止させることができ、ＣＰＵ１の無駄な
処理を防ぐことができる。このことは、例えば、ＲＯＭ
６に格納されたデータがプログラムである場合に、その
プログラムが間違っている任意の期間のＣＰＵ１の処理
をスキップすることができ、バグによる無駄なＣＰＵ１
の処理を防ぎ、デバッグの効率を高めることができる。
さらに、ＴＲＧ信号出力部２１からＴＲＧ信号が出力さ
れている期間であっても、ＣＰＵ１からは通常処理どお
りＲＯＭ６にアドレスが出力されるものであり、このよ
うに、ＣＰＵ１がＲＯＭ６に格納されたデータの入力を
停止したい期間であっても、そのＣＰＵ１は通常の動作
と全く変わりのない動作を行わせることができ、この実
施の形態１の構成を汎用的に用いることができる。
【００１４】
【発明の効果】以上のように、請求項１記載の発明によ
れば、トリガ信号出力手段から出力されたトリガ信号に
応じて、イネーブル信号出力手段よりイネーブル信号を
出力し、第１の記憶手段に中央処理手段へのデータの出
力を禁止させると共に、第２の記憶手段より中央処理手
段にノーオペレーションデータを出力させるように構成
したので、中央処理手段は、そのトリガ信号が出力され
た期間において第１の記憶手段に格納されたデータの処
理を停止させることができ、中央処理手段の無駄な処理
を防ぐことができる効果がある。また、トリガ信号出力
手段からトリガ信号が出力されている期間であっても、
中央処理手段から第１の記憶手段にアドレスが出力され
るものであり、このように、中央処理手段が第１の記憶
手段に格納されたデータの入力を停止したい期間であっ
ても、その中央処理手段は通常の動作と全く変わりのな
い動作を行わせることができ、この発明の構成を汎用的
に用いることができる効果がある。
れば、トリガ信号出力手段から出力されたトリガ信号に
応じて、イネーブル信号出力手段よりイネーブル信号を
出力し、第１の記憶手段に中央処理手段へのデータの出
力を禁止させると共に、第２の記憶手段より中央処理手
段にノーオペレーションデータを出力させるように構成
したので、中央処理手段は、そのトリガ信号が出力され
た期間において第１の記憶手段に格納されたデータの処
理を停止させることができ、中央処理手段の無駄な処理
を防ぐことができる効果がある。また、トリガ信号出力
手段からトリガ信号が出力されている期間であっても、
中央処理手段から第１の記憶手段にアドレスが出力され
るものであり、このように、中央処理手段が第１の記憶
手段に格納されたデータの入力を停止したい期間であっ
ても、その中央処理手段は通常の動作と全く変わりのな
い動作を行わせることができ、この発明の構成を汎用的
に用いることができる効果がある。
【図１】 この発明の実施の形態１によるシングルチッ
プのマイクロコンピュータを示すブロック図である。
プのマイクロコンピュータを示すブロック図である。
【図２】 この発明の実施の形態１によるシングルチッ
プのマイクロコンピュータの動作を示すタイミングチャ
ートである。
プのマイクロコンピュータの動作を示すタイミングチャ
ートである。
【図３】 従来のシングルチップのマイクロコンピュー
タを示すブロック図である。
タを示すブロック図である。
１ ＣＰＵ（中央処理手段）、６ ＲＯＭ（第１の記憶
手段）、７ ＲＡＭ（第１の記憶手段）、１１ データ
バス、２１ ＴＲＧ信号出力部（トリガ信号出力手
段）、２２，２３ ＡＮＤ回路（イネーブル信号出力手
段）、２４ インバータ回路（イネーブル信号出力手
段）、２５ フリップフロップ回路（イネーブル信号出
力手段）、２６ ＮＯＰデータメモリ（第２の記憶手
段）。
手段）、７ ＲＡＭ（第１の記憶手段）、１１ データ
バス、２１ ＴＲＧ信号出力部（トリガ信号出力手
段）、２２，２３ ＡＮＤ回路（イネーブル信号出力手
段）、２４ インバータ回路（イネーブル信号出力手
段）、２５ フリップフロップ回路（イネーブル信号出
力手段）、２６ ＮＯＰデータメモリ（第２の記憶手
段）。
Claims (1)
- 【請求項１】 アドレスバスを介して第１の記憶手段に
アドレスを出力し、その第１の記憶手段に格納されたそ
のアドレスに応じたデータをデータバスを介して入力す
る中央処理手段と、上記第１の記憶手段から上記中央処
理手段へのデータの出力を禁止したい期間にトリガ信号
を出力するトリガ信号出力手段と、そのトリガ信号出力
手段から出力されたトリガ信号に応じて上記第１の記憶
手段に上記中央処理手段へのデータの出力を禁止するイ
ネーブル信号を出力するイネーブル信号出力手段と、そ
のイネーブル信号出力手段から出力されたイネーブル信
号に応じて上記データバスを介して上記中央処理手段に
出力されるノーオペレーションデータを格納する第２の
記憶手段とを備えたマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9012934A JPH10207739A (ja) | 1997-01-27 | 1997-01-27 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9012934A JPH10207739A (ja) | 1997-01-27 | 1997-01-27 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10207739A true JPH10207739A (ja) | 1998-08-07 |
Family
ID=11819126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9012934A Pending JPH10207739A (ja) | 1997-01-27 | 1997-01-27 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10207739A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000340820A (ja) * | 1999-05-31 | 2000-12-08 | Canon Inc | 太陽電池アレイ及び太陽光発電システム |
-
1997
- 1997-01-27 JP JP9012934A patent/JPH10207739A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000340820A (ja) * | 1999-05-31 | 2000-12-08 | Canon Inc | 太陽電池アレイ及び太陽光発電システム |
| JP4521895B2 (ja) * | 1999-05-31 | 2010-08-11 | キヤノン株式会社 | 太陽電池アレイ及び太陽光発電システム |
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