JPH05217006A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05217006A JPH05217006A JP4018874A JP1887492A JPH05217006A JP H05217006 A JPH05217006 A JP H05217006A JP 4018874 A JP4018874 A JP 4018874A JP 1887492 A JP1887492 A JP 1887492A JP H05217006 A JPH05217006 A JP H05217006A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- cpu
- register
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】機能ブロックを連続して動作させる際にＣＰＵ
からセット信号およびリセット信号を繰り返し出力する
必要をなくし、プログラムの開発作業を簡略化するとと
もに、バグの発生率を低減する。 【構成】ワンショット動作モード時またはホールド動作
モード時にＣＰＵから出力されるホールドリセット信号
ＨＲおよびホールドセット信号ＨＳの状態をフリップフ
ロップ１３において記憶し、セット信号Ｓの入力タイミ
ングからシステムクロックＣｋの１パルス分遅延したタ
イミングで信号ｅを出力するレジスタ１１を設け、この
レジスタ１１とフリップフロップ１３との出力をＡＮＤ
ゲート１４に入力し、その論理積をリセット信号Ｒとと
もにＲＳフリップフロップ１２のリセット端子に入力す
る。
からセット信号およびリセット信号を繰り返し出力する
必要をなくし、プログラムの開発作業を簡略化するとと
もに、バグの発生率を低減する。 【構成】ワンショット動作モード時またはホールド動作
モード時にＣＰＵから出力されるホールドリセット信号
ＨＲおよびホールドセット信号ＨＳの状態をフリップフ
ロップ１３において記憶し、セット信号Ｓの入力タイミ
ングからシステムクロックＣｋの１パルス分遅延したタ
イミングで信号ｅを出力するレジスタ１１を設け、この
レジスタ１１とフリップフロップ１３との出力をＡＮＤ
ゲート１４に入力し、その論理積をリセット信号Ｒとと
もにＲＳフリップフロップ１２のリセット端子に入力す
る。
Description
【０００１】
【産業上の利用分野】この発明は、制御部とともに単一
または複数の機能ブロックを具備する半導体集積回路に
関する。
または複数の機能ブロックを具備する半導体集積回路に
関する。
【０００２】
【従来の技術】ワンチップ内に複数の回路が構成される
半導体集積回路では、単一または複数の機能ブロックを
制御部により制御するようにしたものがある。各機能ブ
ロックの制御は、ＣＰＵから出力された制御命令を保持
する命令レジスタを介して行われる。
半導体集積回路では、単一または複数の機能ブロックを
制御部により制御するようにしたものがある。各機能ブ
ロックの制御は、ＣＰＵから出力された制御命令を保持
する命令レジスタを介して行われる。
【０００３】
【発明が解決しようとする課題】しかしながら、機能ブ
ロックを制御する命令レジスタのセット／リセットは、
それぞれ制御部から専用の信号を出力することによって
行っていたため、システムクロックの周期によって規定
される各命令サイクル毎に、命令レジスタの内容を明確
にしておく必要がある。たとえばＤ／Ａ変換器で構成さ
れる機能ブロックに対しては、ある中間電位を単一の動
作サイクルで出力させるのみならず、正弦波波形を複数
の動作サイクルにおいて連続出力させる場合があり、こ
のように、連続するデータを繰り返し出力する場合であ
っても、命令サイクルのタイミングで常に制御部から命
令レジスタに対してセット／リセット信号を出力しなけ
ればならないこととなり、制御部の処理プログラムの開
発作業が煩雑化するとともに、バグの発生率が高くなる
問題があった。
ロックを制御する命令レジスタのセット／リセットは、
それぞれ制御部から専用の信号を出力することによって
行っていたため、システムクロックの周期によって規定
される各命令サイクル毎に、命令レジスタの内容を明確
にしておく必要がある。たとえばＤ／Ａ変換器で構成さ
れる機能ブロックに対しては、ある中間電位を単一の動
作サイクルで出力させるのみならず、正弦波波形を複数
の動作サイクルにおいて連続出力させる場合があり、こ
のように、連続するデータを繰り返し出力する場合であ
っても、命令サイクルのタイミングで常に制御部から命
令レジスタに対してセット／リセット信号を出力しなけ
ればならないこととなり、制御部の処理プログラムの開
発作業が煩雑化するとともに、バグの発生率が高くなる
問題があった。
【０００４】この発明の目的は、１動作サイクルのみに
おいて機能ブロックを動作させるか、または複数の動作
サイクルにおいて連続して動作させるかを選択可能にす
るとともに、複数の動作サイクルにおいて連続して動作
させる場合には、最初に出力されたセット信号を命令レ
ジスタにおいて保持できるようにし、各命令サイクル毎
に命令レジスタの内容を確定しておく必要をなくし、プ
ログラムの開発を簡略化することができるとともに、バ
グの発生率を低減することができる半導体集積回路を提
供することにある。
おいて機能ブロックを動作させるか、または複数の動作
サイクルにおいて連続して動作させるかを選択可能にす
るとともに、複数の動作サイクルにおいて連続して動作
させる場合には、最初に出力されたセット信号を命令レ
ジスタにおいて保持できるようにし、各命令サイクル毎
に命令レジスタの内容を確定しておく必要をなくし、プ
ログラムの開発を簡略化することができるとともに、バ
グの発生率を低減することができる半導体集積回路を提
供することにある。
【０００５】
【課題を解決するための手段】この発明の半導体集積回
路は、ＣＰＵによって制御される単一または複数の機能
ブロックを備えた半導体集積回路において、ワンショッ
ト動作モード時にＣＰＵから出力されたセット信号をシ
ステムクロックの１周期後にリセットするワンショット
リセット手段と、ホールド動作モード時にＣＰＵから出
力されたセット信号を次にＣＰＵからリセット信号が出
力されるまでの間において保持する信号ホールド手段
と、を備えた命令レジスタ回路を設けたことを特徴とす
る。
路は、ＣＰＵによって制御される単一または複数の機能
ブロックを備えた半導体集積回路において、ワンショッ
ト動作モード時にＣＰＵから出力されたセット信号をシ
ステムクロックの１周期後にリセットするワンショット
リセット手段と、ホールド動作モード時にＣＰＵから出
力されたセット信号を次にＣＰＵからリセット信号が出
力されるまでの間において保持する信号ホールド手段
と、を備えた命令レジスタ回路を設けたことを特徴とす
る。
【０００６】
【作用】この発明においては、機能ブロックに対して１
動作サイクル期間だけ動作を行わせるワンショット動作
モード時には、ＣＰＵから出力されたセット信号が次の
命令サイクル時に自動的にリセットされる。一方、機能
ブロックに対して複数のサイクルにおいて連続して動作
させるホールド動作モード時には、ＣＰＵから出力され
たセット信号が次にリセット信号が出力されるまでの間
において保持される。したがって、複数の動作サイクル
において連続して機能ブロックを動作させる場合におい
て、ＣＰＵはホールド動作モードを選択した後に動作を
開始すべきタイミングおよび動作を停止するタイミング
で、セット信号およびリセット信号をそれぞれ一回ずつ
出力するだけでよい。
動作サイクル期間だけ動作を行わせるワンショット動作
モード時には、ＣＰＵから出力されたセット信号が次の
命令サイクル時に自動的にリセットされる。一方、機能
ブロックに対して複数のサイクルにおいて連続して動作
させるホールド動作モード時には、ＣＰＵから出力され
たセット信号が次にリセット信号が出力されるまでの間
において保持される。したがって、複数の動作サイクル
において連続して機能ブロックを動作させる場合におい
て、ＣＰＵはホールド動作モードを選択した後に動作を
開始すべきタイミングおよび動作を停止するタイミング
で、セット信号およびリセット信号をそれぞれ一回ずつ
出力するだけでよい。
【０００７】
【実施例】図１は、この発明の実施例である半導体集積
回路の構成を示すブロック図である。半導体集積回路１
は、ＣＰＵ２に対してバス８を介して接続されるＲＯＭ
３、ＲＡＭ４、レジスタ５およびＤ／Ａ変換回路６を備
えている。この半導体集積回路１は電話機用として用い
られ、Ｄ／Ａ変換回路６はある中間電位を出力するワン
ショット動作と、正弦波を連続出力するホールド動作と
を行う。ワンショット動作の場合には、レジスタ５から
バス８を介してＤ／Ａ変換回路６にデータを伝送する。
また、ホールド動作モード時には、ＲＯＭ３に記憶され
ている複数のデータが連続してバス８を介してＤ／Ａ変
換回路６に伝送される。このＤ／Ａ変換回路６に対する
データの取り込みタイミングはデータ取込回路７によっ
て決定され、このデータ取込回路７の動作は命令レジス
タ回路１０のレジスタ出力によって設定される。この命
令レジスタ回路１０はＣＰＵ２から出力される信号によ
ってレジスタ出力を作成する。
回路の構成を示すブロック図である。半導体集積回路１
は、ＣＰＵ２に対してバス８を介して接続されるＲＯＭ
３、ＲＡＭ４、レジスタ５およびＤ／Ａ変換回路６を備
えている。この半導体集積回路１は電話機用として用い
られ、Ｄ／Ａ変換回路６はある中間電位を出力するワン
ショット動作と、正弦波を連続出力するホールド動作と
を行う。ワンショット動作の場合には、レジスタ５から
バス８を介してＤ／Ａ変換回路６にデータを伝送する。
また、ホールド動作モード時には、ＲＯＭ３に記憶され
ている複数のデータが連続してバス８を介してＤ／Ａ変
換回路６に伝送される。このＤ／Ａ変換回路６に対する
データの取り込みタイミングはデータ取込回路７によっ
て決定され、このデータ取込回路７の動作は命令レジス
タ回路１０のレジスタ出力によって設定される。この命
令レジスタ回路１０はＣＰＵ２から出力される信号によ
ってレジスタ出力を作成する。
【０００８】図２は、この命令レジスタ回路の構成を示
す回路図である。ＣＰＵ２から出力されるセット信号Ｓ
は遅延用レジスタ１１およびＲＳフリップフロップ１２
のセット端子に入力される。遅延用レジスタ１１はセッ
ト信号Ｓの入力タイミングに対して、システムクロック
Ｃｋの１周期分遅延したタイミングで信号ｅを出力す
る。
す回路図である。ＣＰＵ２から出力されるセット信号Ｓ
は遅延用レジスタ１１およびＲＳフリップフロップ１２
のセット端子に入力される。遅延用レジスタ１１はセッ
ト信号Ｓの入力タイミングに対して、システムクロック
Ｃｋの１周期分遅延したタイミングで信号ｅを出力す
る。
【０００９】ＣＰＵ２から出力されるホールドセット信
号ＨＳおよびホールドリセット信号ＨＲはフリップフロ
ップ１３に入力される。このフリップフロップ１３の出
力ｇはレジスタ１１から出力される信号ｅとともにＡＮ
Ｄゲート１４に入力される。
号ＨＳおよびホールドリセット信号ＨＲはフリップフロ
ップ１３に入力される。このフリップフロップ１３の出
力ｇはレジスタ１１から出力される信号ｅとともにＡＮ
Ｄゲート１４に入力される。
【００１０】ＡＮＤゲート１４はこの信号ｅおよび出力
ｇの論理積をとり、ワンショットリセット信号ＯＳを出
力する。このワンショットリセット信号ＯＳは、ＣＰＵ
２から出力されるリセット信号ＲとともにＯＲゲート１
５に入力される。ＯＲゲート１５はこのワンショットリ
セット信号ＯＳおよびリセット信号Ｒの論理和をとり、
その結果をＲＳフリップフロップ１２のリセット端子に
出力する。このＲＳフリップフロップ１２はセット信号
ＳおよびＯＲゲート１５の出力に基づいてデータ取込回
路７に対する設定信号（レジスタ出力）ＯＵＴを出力す
る。
ｇの論理積をとり、ワンショットリセット信号ＯＳを出
力する。このワンショットリセット信号ＯＳは、ＣＰＵ
２から出力されるリセット信号ＲとともにＯＲゲート１
５に入力される。ＯＲゲート１５はこのワンショットリ
セット信号ＯＳおよびリセット信号Ｒの論理和をとり、
その結果をＲＳフリップフロップ１２のリセット端子に
出力する。このＲＳフリップフロップ１２はセット信号
ＳおよびＯＲゲート１５の出力に基づいてデータ取込回
路７に対する設定信号（レジスタ出力）ＯＵＴを出力す
る。
【００１１】図３は、上記命令レジスタ回路１０におけ
る各信号の状態を示すタイミングチャートである。ＲＯ
Ｍ３に記憶されているデータをＤ／Ａ変換回路６に連続
的に供給して正弦波を出力させるホールド動作モード時
には、ＣＰＵ２は命令レジスタ回路１０に対してホール
ドセット信号ＨＳを出力する。このとき、フリップフロ
ップ１３のＱｂａｒ出力である信号ｇは“Ｌｏ”とな
る。この状態でＣＰＵ２からセット信号Ｓが出力される
と、ＲＳフリップフロップ１２の出力ＯＵＴは“Ｈｉ”
となる。レジスタ１１からは、このセット信号Ｓの入力
タイミングからシステムクロックＣｋの１サイクル分だ
け遅延した信号ｅが出力されるが、フリップフロップ１
３に対してホールドセット信号ＨＳが入力されている限
り信号ｇは“Ｌｏ”であり、ＡＮＤゲート１４から出力
されるワンショットリセット信号ＯＳは“Ｌｏ”のまま
である。したがって、出力信号ＯＵＴの“Ｈｉ”の状態
はＣＰＵ２からリセット信号ＲがＯＲゲート１５を介し
てＲＳフリップフロップ１２に入力されるまで継続す
る。
る各信号の状態を示すタイミングチャートである。ＲＯ
Ｍ３に記憶されているデータをＤ／Ａ変換回路６に連続
的に供給して正弦波を出力させるホールド動作モード時
には、ＣＰＵ２は命令レジスタ回路１０に対してホール
ドセット信号ＨＳを出力する。このとき、フリップフロ
ップ１３のＱｂａｒ出力である信号ｇは“Ｌｏ”とな
る。この状態でＣＰＵ２からセット信号Ｓが出力される
と、ＲＳフリップフロップ１２の出力ＯＵＴは“Ｈｉ”
となる。レジスタ１１からは、このセット信号Ｓの入力
タイミングからシステムクロックＣｋの１サイクル分だ
け遅延した信号ｅが出力されるが、フリップフロップ１
３に対してホールドセット信号ＨＳが入力されている限
り信号ｇは“Ｌｏ”であり、ＡＮＤゲート１４から出力
されるワンショットリセット信号ＯＳは“Ｌｏ”のまま
である。したがって、出力信号ＯＵＴの“Ｈｉ”の状態
はＣＰＵ２からリセット信号ＲがＯＲゲート１５を介し
てＲＳフリップフロップ１２に入力されるまで継続す
る。
【００１２】一方、レジスタ５に記憶されているデータ
に基づく中間電圧をＤ／Ａ変換回路６から出力させるワ
ンショット動作モード時には、ＣＰＵ２からホールドリ
セット信号ＨＲがフリップフロップ１３のリセット端子
に入力される。これによって、フリップフロップ１３の
Ｑｂａｒ出力である信号ｇは“Ｈｉ”になる。したがっ
て、レジスタ１１からリセット信号Ｓに基づく信号ｅが
出力されたとき、ＡＮＤゲート１４の出力であるワンシ
ョットリセット信号ＯＳが“Ｈｉ”となり、ＲＳフリッ
プフロップ１２はこのワンショットリセット信号ＯＳに
よってリセットされ、その出力信号ＯＵＴはＣＰＵ２か
らのリセット信号Ｒの入力を待つことなく、システムク
ロックＣｋの１パルス分だけ“Ｈｉ”レベルにされる。
に基づく中間電圧をＤ／Ａ変換回路６から出力させるワ
ンショット動作モード時には、ＣＰＵ２からホールドリ
セット信号ＨＲがフリップフロップ１３のリセット端子
に入力される。これによって、フリップフロップ１３の
Ｑｂａｒ出力である信号ｇは“Ｈｉ”になる。したがっ
て、レジスタ１１からリセット信号Ｓに基づく信号ｅが
出力されたとき、ＡＮＤゲート１４の出力であるワンシ
ョットリセット信号ＯＳが“Ｈｉ”となり、ＲＳフリッ
プフロップ１２はこのワンショットリセット信号ＯＳに
よってリセットされ、その出力信号ＯＵＴはＣＰＵ２か
らのリセット信号Ｒの入力を待つことなく、システムク
ロックＣｋの１パルス分だけ“Ｈｉ”レベルにされる。
【００１３】以上説明したように、ホールド動作モード
時にはホールドセット信号ＨＳを出力しておくことによ
ってセット信号Ｓおよびリセット信号Ｒのタイミングで
データ取込回路７の動作期間を設定することができる。
一方、ワンショット動作モードにおいてはホールドリセ
ット信号ＨＲを出力しておくことにより、セット信号Ｓ
の出力に応じてシステムクロックＣｋの１パルス分の間
隔だけデータ取込回路７を動作させることができる。
時にはホールドセット信号ＨＳを出力しておくことによ
ってセット信号Ｓおよびリセット信号Ｒのタイミングで
データ取込回路７の動作期間を設定することができる。
一方、ワンショット動作モードにおいてはホールドリセ
ット信号ＨＲを出力しておくことにより、セット信号Ｓ
の出力に応じてシステムクロックＣｋの１パルス分の間
隔だけデータ取込回路７を動作させることができる。
【００１４】なお、本実施例では半導体集積回路１に設
けられる機能ブロックとしてＤ／Ａ変換回路６を例にあ
げて説明したが、他の処理を行う回路によって機能ブロ
ックを構成したものであってもよい。
けられる機能ブロックとしてＤ／Ａ変換回路６を例にあ
げて説明したが、他の処理を行う回路によって機能ブロ
ックを構成したものであってもよい。
【００１５】
【発明の効果】この発明によれば、ワンショット動作モ
ード時にはＣＰＵから出力されるリセット信号がシステ
ムクロックの所定周期後にリセットされるため、ＣＰＵ
からのリセット信号の出力を待つことなく一定の短期間
においてのみ機能ブロックを動作させることができると
ともに、ホールド動作モード時には、ＣＰＵから出力さ
れるセット信号が次にＣＰＵからリセット信号が出力さ
れるまでの間において保持されるため、機能ブロックを
連続的に動作させる際にもＣＰＵからセット信号および
リセット信号を繰り返し出力する必要がなく、プログラ
ムの開発作業を簡略化できるとともに、バグの発生率を
低減することができる利点がある。
ード時にはＣＰＵから出力されるリセット信号がシステ
ムクロックの所定周期後にリセットされるため、ＣＰＵ
からのリセット信号の出力を待つことなく一定の短期間
においてのみ機能ブロックを動作させることができると
ともに、ホールド動作モード時には、ＣＰＵから出力さ
れるセット信号が次にＣＰＵからリセット信号が出力さ
れるまでの間において保持されるため、機能ブロックを
連続的に動作させる際にもＣＰＵからセット信号および
リセット信号を繰り返し出力する必要がなく、プログラ
ムの開発作業を簡略化できるとともに、バグの発生率を
低減することができる利点がある。
【図１】この発明の実施例である半導体集積回路の構成
を示すブロック図である。
を示すブロック図である。
【図２】同半導体集積回路に備えられる命令レジスタ回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図３】同命令レジスタ回路における要部の信号の状態
を示すタイミングチャートである。
を示すタイミングチャートである。
１−半導体集積回路 ２−ＣＰＵ １０−命令レジスタ回路 １１−遅延用レジスタ（ワンショットリセット手段） １３−フリップフロップ（信号ホールド手段）
Claims (1)
- 【請求項１】ＣＰＵによって制御される単一または複数
の機能ブロックを備えた半導体集積回路において、 ワンショット動作モード時にＣＰＵから出力されたセッ
ト信号をシステムクロックの１周期後にリセットするワ
ンショットリセット手段と、ホールド動作モード時にＣ
ＰＵから出力されたセット信号を次にＣＰＵからリセッ
ト信号が出力されるまでの間において保持する信号ホー
ルド手段と、を備えた命令レジスタ回路を設けたことを
特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4018874A JPH05217006A (ja) | 1992-02-04 | 1992-02-04 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4018874A JPH05217006A (ja) | 1992-02-04 | 1992-02-04 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05217006A true JPH05217006A (ja) | 1993-08-27 |
Family
ID=11983696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4018874A Pending JPH05217006A (ja) | 1992-02-04 | 1992-02-04 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05217006A (ja) |
-
1992
- 1992-02-04 JP JP4018874A patent/JPH05217006A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04336308A (ja) | マイクロコンピュータ | |
| US4870562A (en) | Microcomputer capable of accessing internal memory at a desired variable access time | |
| US20090254691A1 (en) | Microcontroller waveform generation | |
| JPH05217006A (ja) | 半導体集積回路 | |
| US6041371A (en) | Asynchronous input/output for integrated circuits that latches external asynchronous signal in feedback path of state machine | |
| JP2003067324A (ja) | インタフェース回路 | |
| JP4204655B2 (ja) | パルス出力機能付マイクロコンピュータ | |
| JPH0573296A (ja) | マイクロコンピユータ | |
| JP2615504B2 (ja) | マイクロコントローラ | |
| JPH10290142A (ja) | 半導体集積回路のフリップフロップ回路とそのクロック制御回路 | |
| JP2666529B2 (ja) | 雑音除去回路 | |
| JPH02297683A (ja) | マイクロコンピュータ | |
| JPS61245242A (ja) | 割り込み入力回路 | |
| JPH05313778A (ja) | マイクロコンピュータ | |
| JPH02183844A (ja) | デコード信号制御方法 | |
| JPH04112341A (ja) | マイクロコンピュータｌｓｉ | |
| JPH03274810A (ja) | 半導体集積回路 | |
| JPH05314280A (ja) | マイクロコンピュータ | |
| KR20000001490A (ko) | 전자기기에 있어서의 전원 소모 방지장치 및 방법 | |
| JPS6097433A (ja) | 演算装置 | |
| JPH03214329A (ja) | 集積回路装置のテスト回路 | |
| JPH10207739A (ja) | マイクロコンピュータ | |
| JPH09160665A (ja) | プロセッサ装置 | |
| JPH06180764A (ja) | マイクロコンピュータ | |
| JPS63129426A (ja) | デ−タフロ−型計算機用タイマ−モジユ−ル |