JPH04112341A - マイクロコンピュータlsi - Google Patents
マイクロコンピュータlsiInfo
- Publication number
- JPH04112341A JPH04112341A JP2233057A JP23305790A JPH04112341A JP H04112341 A JPH04112341 A JP H04112341A JP 2233057 A JP2233057 A JP 2233057A JP 23305790 A JP23305790 A JP 23305790A JP H04112341 A JPH04112341 A JP H04112341A
- Authority
- JP
- Japan
- Prior art keywords
- register
- instruction data
- cpu
- emulator
- microcomputer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 240000002853 Nelumbo nucifera Species 0.000 description 2
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 2
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータLSIに関し、特にプロ
グラムデバッグ機能を内蔵しているマイクロコンピュー
タLSIに関する。
グラムデバッグ機能を内蔵しているマイクロコンピュー
タLSIに関する。
マイクロコンピュータを利用したシステム(以後ターゲ
ットシステムと呼ぶ)を開発する際には、作成したプロ
グラムの実行状況やマイクロコンピュータの内部スター
テスが所定どおり動作しているかどうかをチエツク(以
後このような作業をデバッグと呼ぶ)しながら行ってい
く。
ットシステムと呼ぶ)を開発する際には、作成したプロ
グラムの実行状況やマイクロコンピュータの内部スター
テスが所定どおり動作しているかどうかをチエツク(以
後このような作業をデバッグと呼ぶ)しながら行ってい
く。
このような目的のなめイン・サーキット・エミュレータ
く以後エミュレータと呼ぶ)と呼ばれるものが開発され
、−船釣に用いられている。このエミュレータは、ター
ゲットシステム上に実装されているマイクロコンピュー
タの代わりに装着して、あたかもマイクロコンピュータ
があるのがのごとく動作し、例えばあるアドレスでの内
部レジスタ値、モードなどの内部状態を監視できるよう
になっている(以後エミュレーション動作と呼ぶ)。
く以後エミュレータと呼ぶ)と呼ばれるものが開発され
、−船釣に用いられている。このエミュレータは、ター
ゲットシステム上に実装されているマイクロコンピュー
タの代わりに装着して、あたかもマイクロコンピュータ
があるのがのごとく動作し、例えばあるアドレスでの内
部レジスタ値、モードなどの内部状態を監視できるよう
になっている(以後エミュレーション動作と呼ぶ)。
第3図及び第4図を参照して従来のマイクロコンピュー
タ用のエミュレータについて説明する。
タ用のエミュレータについて説明する。
第4図は、マイクロコンピュータの動作を示す波形図で
あり、クロック50の立ち上かり工・ンシ53てアドレ
ス51としてnなるアドレスが出力される。このマイク
ロコンピュータは次の立ち上がりエツジ54でデータバ
ス52にnなるデータを取り込み実行する。このような
動作を各クロックごとに実行していく。
あり、クロック50の立ち上かり工・ンシ53てアドレ
ス51としてnなるアドレスが出力される。このマイク
ロコンピュータは次の立ち上がりエツジ54でデータバ
ス52にnなるデータを取り込み実行する。このような
動作を各クロックごとに実行していく。
このような動作を行なうマイクロコンピュータ用エミュ
レータを第3図に示す、以下説明する。
レータを第3図に示す、以下説明する。
同図に示すように、CPU42が内部状態を確認したい
マイクロコンピュータLSIである。
マイクロコンピュータLSIである。
CPU42は命令フェッチ用のアドレスを発生するアド
レス発生部44とフェッチされたデータをデコードする
命令デコーダ45とデコードされた命令を実行する命令
実行部43から構成されている。
レス発生部44とフェッチされたデータをデコードする
命令デコーダ45とデコードされた命令を実行する命令
実行部43から構成されている。
エミュレータは実際のマイクロコンピュータと同じ動作
をする必要があるので、CPU42から出力されるアド
レス信号46と同じ信号をターゲットアドレス34とし
てエミュレータ外部に出力し、またメモリから呼び出さ
れた命令データ37をエミュレータ外部から入力される
ようになっている。
をする必要があるので、CPU42から出力されるアド
レス信号46と同じ信号をターゲットアドレス34とし
てエミュレータ外部に出力し、またメモリから呼び出さ
れた命令データ37をエミュレータ外部から入力される
ようになっている。
エミュレータの基本機能として監視機能かあるが、ここ
て゛はCPU42から出力されるアドレスを監視してい
る。イベント検出部31にあらかじめ設定したアドレス
と同じアドレスがCPU42から出力されると、イベン
ト検出部31はその旨の一致信号32を出力する。この
出力された一致信号はバス制御部33とセレクト39に
入力されている。エミュレータがエミュレーションを行
なっているときには、バス制御部33はCPU42から
出力されるアドレスはターゲットアドレス34としてそ
のまま出力する9また、セレクタ39はターゲットから
の命令データ37をCPU42に入力可能なように選択
されている。
て゛はCPU42から出力されるアドレスを監視してい
る。イベント検出部31にあらかじめ設定したアドレス
と同じアドレスがCPU42から出力されると、イベン
ト検出部31はその旨の一致信号32を出力する。この
出力された一致信号はバス制御部33とセレクト39に
入力されている。エミュレータがエミュレーションを行
なっているときには、バス制御部33はCPU42から
出力されるアドレスはターゲットアドレス34としてそ
のまま出力する9また、セレクタ39はターゲットから
の命令データ37をCPU42に入力可能なように選択
されている。
CPU42の内部状態を確認するには、CPU42の種
々の命令を組み合わせて実行させその結果をCPUの外
部に出力させて確認する。このエミュレータでは、この
ための命令をオルタネ−トメモリに格納しておく。これ
は、ターゲットシステム上のメモリにはこのような命令
を格納しておくことができないためである。このオルタ
ネ−トメモリが選択され命令が実行されるた内部状態が
エミュレータメインバス40に出力され、内部状態が確
認できる。
々の命令を組み合わせて実行させその結果をCPUの外
部に出力させて確認する。このエミュレータでは、この
ための命令をオルタネ−トメモリに格納しておく。これ
は、ターゲットシステム上のメモリにはこのような命令
を格納しておくことができないためである。このオルタ
ネ−トメモリが選択され命令が実行されるた内部状態が
エミュレータメインバス40に出力され、内部状態が確
認できる。
前述したイベント検出部から一致信号32が出力される
と、バス制御部33はCPU42からのアドレス信号を
バス39ではなくバス35を通してオルタネ−トメモリ
36に入力する。また、セレクタは命令データをターゲ
ットの命令データ37ではなくオルタネ−トメモリから
のデータにするように入力光を切り換える。これにより
CPU42の内部状態を確認するための命令を次々に実
行していく。
と、バス制御部33はCPU42からのアドレス信号を
バス39ではなくバス35を通してオルタネ−トメモリ
36に入力する。また、セレクタは命令データをターゲ
ットの命令データ37ではなくオルタネ−トメモリから
のデータにするように入力光を切り換える。これにより
CPU42の内部状態を確認するための命令を次々に実
行していく。
このようにエミュレータを構成することにより、CPU
42の内部状態を確認していた。
42の内部状態を確認していた。
このように、従来のマイクロコンピュータLSIには内
部状態を確認するための手段がないため、マイクロコン
ピュータの内部状態を確認するためには複雑なインサー
キットエミュレータか必要になり開発費の増大を招いた
。
部状態を確認するための手段がないため、マイクロコン
ピュータの内部状態を確認するためには複雑なインサー
キットエミュレータか必要になり開発費の増大を招いた
。
また、第3図に示すエミュレータをそのままLSI化す
るためにはオルタネ−トメモリが必要であり、LSI面
積の増大をまねきコスト高となってしまうと欠点があっ
た。
るためにはオルタネ−トメモリが必要であり、LSI面
積の増大をまねきコスト高となってしまうと欠点があっ
た。
本発明の目的は、インサーキットエミュレータを使用す
ることなく内部状態が確認できるマイクロコンピュータ
LSIを提供することにある。
ることなく内部状態が確認できるマイクロコンピュータ
LSIを提供することにある。
本発明のマイクロコンピュータLSIは、CPUが実行
する命令データを外部から入力し保持する手段と、前記
レジスタが前記命令データを出力するタイミグを指定す
るための手段と、前記レジスタから出力された命令デー
タと前記レジスタ以外の少なくとも一つの系統から与え
られる命令データとを制御信号により切り換えて前記C
PUに出力する選択手段とを有することを特徴とする。
する命令データを外部から入力し保持する手段と、前記
レジスタが前記命令データを出力するタイミグを指定す
るための手段と、前記レジスタから出力された命令デー
タと前記レジスタ以外の少なくとも一つの系統から与え
られる命令データとを制御信号により切り換えて前記C
PUに出力する選択手段とを有することを特徴とする。
第1図に本発明の一実施例を示す。マイクロコンピュー
タ1には第4図で示す動作をするCPU17が含まれて
いる。このCPUは従来技術の項で説明したCPU42
と同様に命令実行部1つとアドレス発生部20、命令デ
コーダ18から構成されている。
タ1には第4図で示す動作をするCPU17が含まれて
いる。このCPUは従来技術の項で説明したCPU42
と同様に命令実行部1つとアドレス発生部20、命令デ
コーダ18から構成されている。
通常のエミュレーション時には、セレクト5はこのマイ
クロコンピュータ外部から与えられた選択信号3により
、命令データをバス4から入力するようになっている。
クロコンピュータ外部から与えられた選択信号3により
、命令データをバス4から入力するようになっている。
内部状態、例えばあるアドレスでの種々の内部レジスタ
値、内部モードを確認するために本実施例では次の様に
行なっている。tずシリアルバス11を通して内部状態
を確認するために必要な命令をシリアル・パラレル変換
部12に送る。送られたデータはパラレルデータに変換
される。この時の変換方法は既存技術で十分実現可能な
のでここでは特に記載しない。変換されたデータはバス
10bを通してマイクロコンピュータの命令語調幅のレ
ジスタ9に入力され保持される。このレジスタ9は、制
御信号8がアクティブの時には保持された命令が、非ア
クティブの時にはノーオペレーション(NOP)命令が
自動的にハス10aに出力されるようになっている。レ
ジスタ制御部6はマイクロコンピュータLSII外部か
ら与えられる信号7により制御信号8を生成する。
値、内部モードを確認するために本実施例では次の様に
行なっている。tずシリアルバス11を通して内部状態
を確認するために必要な命令をシリアル・パラレル変換
部12に送る。送られたデータはパラレルデータに変換
される。この時の変換方法は既存技術で十分実現可能な
のでここでは特に記載しない。変換されたデータはバス
10bを通してマイクロコンピュータの命令語調幅のレ
ジスタ9に入力され保持される。このレジスタ9は、制
御信号8がアクティブの時には保持された命令が、非ア
クティブの時にはノーオペレーション(NOP)命令が
自動的にハス10aに出力されるようになっている。レ
ジスタ制御部6はマイクロコンピュータLSII外部か
ら与えられる信号7により制御信号8を生成する。
次にLSI外部から与えられた選択信号3により、命令
の入力光としてレジスタ9が選択されると、レジスタ9
の出力がバス13を通して命令実行部(ここではCPU
17)に送られる。
の入力光としてレジスタ9が選択されると、レジスタ9
の出力がバス13を通して命令実行部(ここではCPU
17)に送られる。
次に1クロック間だけレジスタ制御信号7をアクティブ
にするとレジスタ制御部6はレジスタ制御信号8を生成
し、保持された命令を出力するようレジスタ9を制御す
る。出力された命令はCPU17に送られ実行される。
にするとレジスタ制御部6はレジスタ制御信号8を生成
し、保持された命令を出力するようレジスタ9を制御す
る。出力された命令はCPU17に送られ実行される。
その実行された結果はデータバス16に出力され、パラ
レル・シリアル変換部に入力される。変換後シリアルバ
ス14を通してLSI外部に出力される。これによりL
SI外部で内部状態を確認することができる。
レル・シリアル変換部に入力される。変換後シリアルバ
ス14を通してLSI外部に出力される。これによりL
SI外部で内部状態を確認することができる。
制御信号7は1クロツタ間だけアクティブになり、その
後は非アクティブになるのでレジスタ9はNOP命令を
実行しつづける。従って、この間、マイクロコンピュー
タはあたがも停止しているがごとく振舞うことになる。
後は非アクティブになるのでレジスタ9はNOP命令を
実行しつづける。従って、この間、マイクロコンピュー
タはあたがも停止しているがごとく振舞うことになる。
この間に次の命令をシリアル経由でレジスタ9に保持さ
せ、同じ方法で実行させていく。このようにして、内部
状態を確認していく6 第2図はこ本発明の第2の実施例を説明するためのブロ
ック図である。本実施例では第1の実施例に加えてイベ
ント検出部を設けたマイクロコンピュータである。イベ
ント検出部21はアドレス2を監視するようになってい
る。もちろんこれは種々の方法が考えられる。あらかじ
めこのイベント検出部にデータを設定しておき、出力さ
れるアドレスがこの設定されたデータと一致した場合に
は、その旨の一致信号22を出力する。この一致信号2
2によりセレクタ5は命令データの入力光をレジスタ9
の出力10aに切り換える。この他の動作は第1の実施
例と同じである。
せ、同じ方法で実行させていく。このようにして、内部
状態を確認していく6 第2図はこ本発明の第2の実施例を説明するためのブロ
ック図である。本実施例では第1の実施例に加えてイベ
ント検出部を設けたマイクロコンピュータである。イベ
ント検出部21はアドレス2を監視するようになってい
る。もちろんこれは種々の方法が考えられる。あらかじ
めこのイベント検出部にデータを設定しておき、出力さ
れるアドレスがこの設定されたデータと一致した場合に
は、その旨の一致信号22を出力する。この一致信号2
2によりセレクタ5は命令データの入力光をレジスタ9
の出力10aに切り換える。この他の動作は第1の実施
例と同じである。
本発明により、インサーキットエミュレータを用いるこ
となく内部状態を確認できるため、エミュレータの開発
のための時間、費用が削減できる効果がある。
となく内部状態を確認できるため、エミュレータの開発
のための時間、費用が削減できる効果がある。
第1図は本発明の第1の実施例を説明するためのブロッ
ク図、第2図は本発明の第2の実施例を説明するための
ブロック図、第3図は従来技術によるインサーキットエ
ミュレータのブロック図、第4図はマイクロコンピュー
タLSIのタイミング図である。 1・・・マイクロコンピュータLSI、2・・・アドレ
スバス、3・・・選択信号3.4・・・ターゲット命令
データ、5・・・セレクタ、6・・・レジスタ制御部、
7・・・制御信号、8・・・レジスタ制御信号、9・・
・レジスタ、10a・・・命令用データバス、10b・
・・命令用データバス、11・・・シリアルデータバス
、12・・・シリアル−パラレル変換部、13・・・命
令用データバス、14・・・シリアルデータバス、15
・・・パーyしルーシリアル変換部、16・・・データ
バス、17・・・CPU、18・・・命令デコーダ、1
つ・・・命令実行部、20・・・アドレス発生部、21
・・・イベント検出部、22・・・一致信号、30・・
・インサーキットエミュレータ、31・・・イベント検
出部、32・・・一致信号、33・・・バス制御部、3
4・・・ターゲットアドレス、35・・・アドレスバス
、36・・・オルタネ−トメモリ、37・・・ターゲッ
ト命令データ、38・・・命令用データバス、39・・
・セレクタ、40・・・エミュレータメインバス、41
・・・命令用データバス、42・・・CPU、43・・
・命令実行部、44・・・アドレス発生部、45・・・
命令デコーダ、46・・・アドレスバス、50・・・ク
ロック、51・・・アドレス、52・・・命令データ、
53・・・立ち上がりエツジ。
ク図、第2図は本発明の第2の実施例を説明するための
ブロック図、第3図は従来技術によるインサーキットエ
ミュレータのブロック図、第4図はマイクロコンピュー
タLSIのタイミング図である。 1・・・マイクロコンピュータLSI、2・・・アドレ
スバス、3・・・選択信号3.4・・・ターゲット命令
データ、5・・・セレクタ、6・・・レジスタ制御部、
7・・・制御信号、8・・・レジスタ制御信号、9・・
・レジスタ、10a・・・命令用データバス、10b・
・・命令用データバス、11・・・シリアルデータバス
、12・・・シリアル−パラレル変換部、13・・・命
令用データバス、14・・・シリアルデータバス、15
・・・パーyしルーシリアル変換部、16・・・データ
バス、17・・・CPU、18・・・命令デコーダ、1
つ・・・命令実行部、20・・・アドレス発生部、21
・・・イベント検出部、22・・・一致信号、30・・
・インサーキットエミュレータ、31・・・イベント検
出部、32・・・一致信号、33・・・バス制御部、3
4・・・ターゲットアドレス、35・・・アドレスバス
、36・・・オルタネ−トメモリ、37・・・ターゲッ
ト命令データ、38・・・命令用データバス、39・・
・セレクタ、40・・・エミュレータメインバス、41
・・・命令用データバス、42・・・CPU、43・・
・命令実行部、44・・・アドレス発生部、45・・・
命令デコーダ、46・・・アドレスバス、50・・・ク
ロック、51・・・アドレス、52・・・命令データ、
53・・・立ち上がりエツジ。
Claims (1)
- CPUが実行する命令データを外部から入力し保持する
手段と、前記レジスタが前記命令データを出力するタイ
ミグを指定するための手段と、前記レジスタから出力さ
れた命令データと前記レジスタ以外の少なくとも一つの
系統から与えられる命令データとを制御信号により切り
換えて前記CPUに出力する選択手段とを有することを
特徴とするマイクロコンピュータLSI。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2233057A JPH04112341A (ja) | 1990-09-03 | 1990-09-03 | マイクロコンピュータlsi |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2233057A JPH04112341A (ja) | 1990-09-03 | 1990-09-03 | マイクロコンピュータlsi |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04112341A true JPH04112341A (ja) | 1992-04-14 |
Family
ID=16949124
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2233057A Pending JPH04112341A (ja) | 1990-09-03 | 1990-09-03 | マイクロコンピュータlsi |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04112341A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6415393B2 (en) | 1997-07-16 | 2002-07-02 | Nec Corporation | Inspection of an integrated circuit device while being mounted on a circuit board |
-
1990
- 1990-09-03 JP JP2233057A patent/JPH04112341A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6415393B2 (en) | 1997-07-16 | 2002-07-02 | Nec Corporation | Inspection of an integrated circuit device while being mounted on a circuit board |
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