JPS61202238A - マイクロプロセツサのダイナミツクバ−ンイン方法 - Google Patents
マイクロプロセツサのダイナミツクバ−ンイン方法Info
- Publication number
- JPS61202238A JPS61202238A JP60043280A JP4328085A JPS61202238A JP S61202238 A JPS61202238 A JP S61202238A JP 60043280 A JP60043280 A JP 60043280A JP 4328085 A JP4328085 A JP 4328085A JP S61202238 A JPS61202238 A JP S61202238A
- Authority
- JP
- Japan
- Prior art keywords
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- microprocessor
- program
- signal
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/24—Marginal checking or other specified testing methods not covered by G06F11/26, e.g. race tests
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路などによって実現されるマイ
クロプロセッサの動作状恵としてのデパックを行なうた
めのグイナミツクバーンイン方法に関する。
クロプロセッサの動作状恵としてのデパックを行なうた
めのグイナミツクバーンイン方法に関する。
背景技術
従来から、マイクロプロセッサのグイナミツクパーンイ
ン方法では、そのマイクロプロセッサに電源を印加し、
マイクロプロセッサに備えられているり・ロック端子か
らタロツク信号を入力し、高温度雰囲気に設定して高温
通電動作を行なっている。このときにおけるマイクロプ
ロセッサは、実装された状態で動作を行なういわばノー
マルモードであり、そのマイクロプロセッサに備えられ
ているかまたは外付回路データバスの入力条件すなわち
プルアップ鉦抗またはプルダクン抵抗の状態に依存して
実行する命令の種類が制限される。したがってマイクロ
プロセッサは、成る特定の命令だけを実行して動作を行
ない、マイクロプロセッサの全体が動作するものではな
い。したがってマイクロプロセッサの全体の動作を保障
することが困難である。
ン方法では、そのマイクロプロセッサに電源を印加し、
マイクロプロセッサに備えられているり・ロック端子か
らタロツク信号を入力し、高温度雰囲気に設定して高温
通電動作を行なっている。このときにおけるマイクロプ
ロセッサは、実装された状態で動作を行なういわばノー
マルモードであり、そのマイクロプロセッサに備えられ
ているかまたは外付回路データバスの入力条件すなわち
プルアップ鉦抗またはプルダクン抵抗の状態に依存して
実行する命令の種類が制限される。したがってマイクロ
プロセッサは、成る特定の命令だけを実行して動作を行
ない、マイクロプロセッサの全体が動作するものではな
い。したがってマイクロプロセッサの全体の動作を保障
することが困難である。
この問題を解決するには、外部からマイクロプロセッサ
にテストパターンを入力する必要があり、そのためには
テストパターンのデータを発生する機能を備えた装置を
準備する必要が生じ、これによって大きな労力とコスト
を必要とする。
にテストパターンを入力する必要があり、そのためには
テストパターンのデータを発生する機能を備えた装置を
準備する必要が生じ、これによって大きな労力とコスト
を必要とする。
発明が解決１−ようとする問題点
本発明の目的は、マイクロプロセッサの全体の動作の保
障を確実に行なうことができ、しかもテストパターンを
発生する装置を必要とすることなく簡便にグイナミック
バーンインを行なうことができる方法を提供することで
ある。
障を確実に行なうことができ、しかもテストパターンを
発生する装置を必要とすることなく簡便にグイナミック
バーンインを行なうことができる方法を提供することで
ある。
問題点を解決するための手段
ロプロセッサのグイナミツクバーンイン方法である。
作 用
本発明に従えば、マイクロプロセッサＫａｔ、ｔ ラれ
ているカクンタの各内容が命令に対応しており、マイク
ロプロセッサの全体の動作を高温雰囲気などにおいて行
なうことができるとともに外部からテストパターンデー
タを入力する必要がなくなる。
ているカクンタの各内容が命令に対応しており、マイク
ロプロセッサの全体の動作を高温雰囲気などにおいて行
なうことができるとともに外部からテストパターンデー
タを入力する必要がなくなる。
実施例
第１図は、本発明の一実施例の簡略化し九ブロック図で
ある。半導体集積回路などによって実現される１チツプ
のマイクロプロセッサ１には、外部のタロツク信号源２
からクロック信号が入力される端子３と、電源４から電
力が供給される端子５．６と、グイナミツクパーンイン
を行なうために予め定めたレベルを有するテスト信２号
を発生するテスト信号源７からのテスト信号を受信する
端子８と、実装されたノーマルモードにおいて用いられ
る端子９などを有する。マイクロコンピュータ１は、マ
イクロプロセッサ１０と、このマイクロプロセッサ１０
に関連して接続されているメモリ１１などを含む。
ある。半導体集積回路などによって実現される１チツプ
のマイクロプロセッサ１には、外部のタロツク信号源２
からクロック信号が入力される端子３と、電源４から電
力が供給される端子５．６と、グイナミツクパーンイン
を行なうために予め定めたレベルを有するテスト信２号
を発生するテスト信号源７からのテスト信号を受信する
端子８と、実装されたノーマルモードにおいて用いられ
る端子９などを有する。マイクロコンピュータ１は、マ
イクロプロセッサ１０と、このマイクロプロセッサ１０
に関連して接続されているメモリ１１などを含む。
第２図は、マイクロプロセッサ１０の具体的な構成を示
すブロック図である。マイクロプロセッサ１０はプログ
ラムカクンタ１２を有し、このプログラムカクンタ１２
からアドレスバス１３Ｖｃは、アドレス信号が、またデ
ータバス１４にはデータ信号が導出される。プログラム
カクンタ１２は１６ビツトＡＯ〜Ａ１５を有しており、
アドレス信号は１６ピツトであり、データ信号は８ビツ
トでアリいわゆるマルチプレクスが達成され、アドレス
信号の下位８ビツトがデータ信号８ビツトとともに組合
されてデータを表わしてマルチプレクスされる。データ
バス１４には、命令デコーダ１５と演算回路１６とが備
えられる。データバス制御回路１７からの制御信−８は
、ライン１８からデータバス１４に与えられる。
すブロック図である。マイクロプロセッサ１０はプログ
ラムカクンタ１２を有し、このプログラムカクンタ１２
からアドレスバス１３Ｖｃは、アドレス信号が、またデ
ータバス１４にはデータ信号が導出される。プログラム
カクンタ１２は１６ビツトＡＯ〜Ａ１５を有しており、
アドレス信号は１６ピツトであり、データ信号は８ビツ
トでアリいわゆるマルチプレクスが達成され、アドレス
信号の下位８ビツトがデータ信号８ビツトとともに組合
されてデータを表わしてマルチプレクスされる。データ
バス１４には、命令デコーダ１５と演算回路１６とが備
えられる。データバス制御回路１７からの制御信−８は
、ライン１８からデータバス１４に与えられる。
マイクロコンピュータ１が実装されて動作するノーマル
モードでは、クロック信９源２から端子３に与えられる
第３図＋１）で示されるクロック信号に同期して、マイ
クロコンピュータ、１の動作が行なわれる。データバス
制御回路１７からライン１８に導出される制御信号のう
ち、アドレスストローブ信号ＡＳが第３図（２）で示さ
れるようにローレベルであってアクティブであるときに
は、データバス１４からＶｉ第３図（５）の参照符１９
で示されるようにプログラムカクンタ１２の内容である
アドレス信号が出力される。データバス制御回路１７か
らの制御信号のうちデータストローブ信号ｎが第３図（
３）で示されるようにローレベルであってアクティブで
ある場合において、リード／ライト信号が第３図（４）
で示されるようにハイレベルであるとき、データバス１
４では第３図（５）の参照符２０で示されるようにオペ
コードデータ信号が入力される。データストローブ信号
ＤＳがローレベルである場合において、リード／ライト
信号Ｒ／Ｙがローレベルであるときには、データバス１
４ではオペコードデータ信号が出力される。このようニ
シテ、オペコードフェッチサイクルが達成される。この
ようなノーマルモード状態では、端子８にはテスト信号
＃７からの前記予め定めたレベルの信号は与えられてい
ない。
モードでは、クロック信９源２から端子３に与えられる
第３図＋１）で示されるクロック信号に同期して、マイ
クロコンピュータ、１の動作が行なわれる。データバス
制御回路１７からライン１８に導出される制御信号のう
ち、アドレスストローブ信号ＡＳが第３図（２）で示さ
れるようにローレベルであってアクティブであるときに
は、データバス１４からＶｉ第３図（５）の参照符１９
で示されるようにプログラムカクンタ１２の内容である
アドレス信号が出力される。データバス制御回路１７か
らの制御信号のうちデータストローブ信号ｎが第３図（
３）で示されるようにローレベルであってアクティブで
ある場合において、リード／ライト信号が第３図（４）
で示されるようにハイレベルであるとき、データバス１
４では第３図（５）の参照符２０で示されるようにオペ
コードデータ信号が入力される。データストローブ信号
ＤＳがローレベルである場合において、リード／ライト
信号Ｒ／Ｙがローレベルであるときには、データバス１
４ではオペコードデータ信号が出力される。このようニ
シテ、オペコードフェッチサイクルが達成される。この
ようなノーマルモード状態では、端子８にはテスト信号
＃７からの前記予め定めたレベルの信号は与えられてい
ない。
ダイナミックバーンイン時に行なわれるオペコード７エ
ツチサイクルの動作は、第４図に示される。このダイナ
ミックバーンイン時には、端子８にはテスト信号が与え
られる。このテストモードでは、プログラムカクンク１
２の内容が命令を表わすものとして解釈されて実行され
る。このテストモードにおいて、マイクロプロセッサ１
０が備えていなければならない構成は、ノーマルモード
と同様にアドレスストローブ信号Ａ Ｓ カローレベル
であってアクティブのときプログラムカクンタ１２の内
容をデータバス１４に出力する回路に加えこのテストモ
ードでデータストローブ信号ＤＳがローレベルであって
アクティブであり、リード／ライト信号Ｒ／Ｗがハイレ
ベルであるときにもまたプログラムカクンタ１２の内容
をデータバス１４に出力する回路が追加される。このと
きプログラムカクンタ１２の内容は命令として解釈され
、オペコード７エツチサイクルでは命令デコーダ１５に
入力され、またオペランド７エツチサイクルでは演算回
路１６に入力されプログラムカクンタ１２の内容が命令
として実行される。テストモードにおいて、プログラム
カクンタ１２の内容をデータバス１４に出力するタイミ
ングは前述のノーマルモードにおけるデータバス１４の
データ入力期間である。クロック信号源２からマイクロ
コンピュータ１に与えられるクロック信号は第４図（１
）で示されており、アドレスストローブ信号ＡｓＨ第４
図（２）で示されている。データストローブ信号ＤＳが
第４図（３）で示されるようにローレベルであってアク
ティブのときに、データバス１４にはプログラムカクン
タ１２の内容が第４図（４）の期間ｗ１で示されるとき
、そのプログラムカクンタ１２の内容がデータバス１４
に導出され、オペコードとしてフェッチされる。
ツチサイクルの動作は、第４図に示される。このダイナ
ミックバーンイン時には、端子８にはテスト信号が与え
られる。このテストモードでは、プログラムカクンク１
２の内容が命令を表わすものとして解釈されて実行され
る。このテストモードにおいて、マイクロプロセッサ１
０が備えていなければならない構成は、ノーマルモード
と同様にアドレスストローブ信号Ａ Ｓ カローレベル
であってアクティブのときプログラムカクンタ１２の内
容をデータバス１４に出力する回路に加えこのテストモ
ードでデータストローブ信号ＤＳがローレベルであって
アクティブであり、リード／ライト信号Ｒ／Ｗがハイレ
ベルであるときにもまたプログラムカクンタ１２の内容
をデータバス１４に出力する回路が追加される。このと
きプログラムカクンタ１２の内容は命令として解釈され
、オペコード７エツチサイクルでは命令デコーダ１５に
入力され、またオペランド７エツチサイクルでは演算回
路１６に入力されプログラムカクンタ１２の内容が命令
として実行される。テストモードにおいて、プログラム
カクンタ１２の内容をデータバス１４に出力するタイミ
ングは前述のノーマルモードにおけるデータバス１４の
データ入力期間である。クロック信号源２からマイクロ
コンピュータ１に与えられるクロック信号は第４図（１
）で示されており、アドレスストローブ信号ＡｓＨ第４
図（２）で示されている。データストローブ信号ＤＳが
第４図（３）で示されるようにローレベルであってアク
ティブのときに、データバス１４にはプログラムカクン
タ１２の内容が第４図（４）の期間ｗ１で示されるとき
、そのプログラムカクンタ１２の内容がデータバス１４
に導出され、オペコードとしてフェッチされる。
このテストモードにおいてオペコードフェッチサイクル
が終了すると、プログラムカクンタ１２はインクリメン
トされ、次のオペコード７エツチサイクルまたはオペラ
ンドフェッチサイクルに移る。フェッチされたデータに
基づきそのコードに対応した命令が実行され、マイクロ
コンピュータ１の各構成要素が動作する。このフェッチ
されたデータのコードがジャンプ命令であるときには、
プログラムカクンタ１２の内容が強制的に変化される。
が終了すると、プログラムカクンタ１２はインクリメン
トされ、次のオペコード７エツチサイクルまたはオペラ
ンドフェッチサイクルに移る。フェッチされたデータに
基づきそのコードに対応した命令が実行され、マイクロ
コンピュータ１の各構成要素が動作する。このフェッチ
されたデータのコードがジャンプ命令であるときには、
プログラムカクンタ１２の内容が強制的に変化される。
このとき次のサイクルはプログラムカクンタ１２の変化
した内容から始まり、フェッチデータはこの新たなプロ
グラムカクンタ１２の内容となる。このようにしてテス
トモードにおいてプログラムカクンタ１２の内容を、前
述の先行技術で関連して述べたグイナミツクパーンイン
のためのパターンデータの代りに使用することが可能と
なる。プログラムカクンタ１２の内容は命令サイクル毎
にプラス１ずつ前述のようにインクリメントされ、この
内容が再び命令として入力されることになるので命令の
種類を大幅に増加することが可能テする。プログラムカ
クンタ１２の内容がジャンプ命令のコードと一致したと
きに、プログラムカクンタ１２の内容が前述のように変
化され、この変化される内容は単純なインクリメントだ
けでなく各種の命令を行なうようにしてもよく、これＫ
よってマイクロコンピュータ１の動作がより複雑となり
グイナミツクパーンインの有効な達成が可能となる。
した内容から始まり、フェッチデータはこの新たなプロ
グラムカクンタ１２の内容となる。このようにしてテス
トモードにおいてプログラムカクンタ１２の内容を、前
述の先行技術で関連して述べたグイナミツクパーンイン
のためのパターンデータの代りに使用することが可能と
なる。プログラムカクンタ１２の内容は命令サイクル毎
にプラス１ずつ前述のようにインクリメントされ、この
内容が再び命令として入力されることになるので命令の
種類を大幅に増加することが可能テする。プログラムカ
クンタ１２の内容がジャンプ命令のコードと一致したと
きに、プログラムカクンタ１２の内容が前述のように変
化され、この変化される内容は単純なインクリメントだ
けでなく各種の命令を行なうようにしてもよく、これＫ
よってマイクロコンピュータ１の動作がより複雑となり
グイナミツクパーンインの有効な達成が可能となる。
入力信号が入力されるのを待機するスクンノ櫂イ命令な
どではその命令を実行することが防がれる。
どではその命令を実行することが防がれる。
このようにしてマイクロコンピュータ１の前作部分が全
体に広がり、局所的な動作が防がれる。
体に広がり、局所的な動作が防がれる。
本発明は、プログラムカクンタ１２の内容が各命令に対
応しており、プログラムカクンタ１２の内容に基づいて
命令が行なわれるようにしたマイクロプロッサに関連し
て広範囲に実施される。
応しており、プログラムカクンタ１２の内容に基づいて
命令が行なわれるようにしたマイクロプロッサに関連し
て広範囲に実施される。
本発明の他の実施例として、プログラムカクンタ１２の
他にグイナミツクパーンインのために新たなカクンタを
設けておき、テストモード時にこの新たなカタンクを動
作させてプログラムカクンタ１２からの命令と等価な内
容を導出するようにしてもよい。
他にグイナミツクパーンインのために新たなカクンタを
設けておき、テストモード時にこの新たなカタンクを動
作させてプログラムカクンタ１２からの命令と等価な内
容を導出するようにしてもよい。
効果
以上のように本発明によれば、マイクロプロセッサのグ
イナミツクバーンインを前述の先行技術に関連して述べ
たような特に大掛かりなテストパターンを発生する装置
を準備することなく達成することができ、マイクロプロ
セッサの動作を全体に広げることが可能となり、局所的
な動作を防ぎ、マイクロプロセッサの信頼性を向上する
ことが可能となる。
イナミツクバーンインを前述の先行技術に関連して述べ
たような特に大掛かりなテストパターンを発生する装置
を準備することなく達成することができ、マイクロプロ
セッサの動作を全体に広げることが可能となり、局所的
な動作を防ぎ、マイクロプロセッサの信頼性を向上する
ことが可能となる。
第１図は本発明の一実施例の簡略化したブロック図、第
２図はマイクロプロセッサ１０の具体的な構成を示すブ
ロック図、第３図はノーマルモードにおけるオペコード
７エツチサイクルの動作を示す波形図、第４図はテスト
モードにおけるオペコードフェッチサイクルの動作を示
す波形図である。 １・・・マイクロコンピュータ、２・・・タロツク信号
源、３．５，６．８．９・・・端子、４・・・電源、７
・・・テスト信号源、１０・・・マイクロブｏ−ｔ＝ツ
サ、１１・・・メモリ、１２・・・プログラムカクンタ
、１３・・・アドレスバス、１４・・・データバス、１
５・・・命令デコーダ、１６・・・演算回路、１７・・
・データバス制御回路 代理人 弁理士 画数圭一部 第１図 第２図 （２）Ｌ− （３）−一丁 第３ （２）１丁− ４図 コ 一一一一
２図はマイクロプロセッサ１０の具体的な構成を示すブ
ロック図、第３図はノーマルモードにおけるオペコード
７エツチサイクルの動作を示す波形図、第４図はテスト
モードにおけるオペコードフェッチサイクルの動作を示
す波形図である。 １・・・マイクロコンピュータ、２・・・タロツク信号
源、３．５，６．８．９・・・端子、４・・・電源、７
・・・テスト信号源、１０・・・マイクロブｏ−ｔ＝ツ
サ、１１・・・メモリ、１２・・・プログラムカクンタ
、１３・・・アドレスバス、１４・・・データバス、１
５・・・命令デコーダ、１６・・・演算回路、１７・・
・データバス制御回路 代理人 弁理士 画数圭一部 第１図 第２図 （２）Ｌ− （３）−一丁 第３ （２）１丁− ４図 コ 一一一一
Claims (1)
- カウンタを有し、そのカウンタの各内容に対応した命令
を実行するようにしたことを特徴とするマイクロプロセ
ッサのダイナミックパーツイン方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60043280A JPS61202238A (ja) | 1985-03-05 | 1985-03-05 | マイクロプロセツサのダイナミツクバ−ンイン方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60043280A JPS61202238A (ja) | 1985-03-05 | 1985-03-05 | マイクロプロセツサのダイナミツクバ−ンイン方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61202238A true JPS61202238A (ja) | 1986-09-08 |
Family
ID=12659393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60043280A Pending JPS61202238A (ja) | 1985-03-05 | 1985-03-05 | マイクロプロセツサのダイナミツクバ−ンイン方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61202238A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6414642A (en) * | 1987-07-08 | 1989-01-18 | Nec Corp | Microcomputer |
-
1985
- 1985-03-05 JP JP60043280A patent/JPS61202238A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6414642A (en) * | 1987-07-08 | 1989-01-18 | Nec Corp | Microcomputer |
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