JPH1049398A - プログラム・カウンタ再現回路 - Google Patents
プログラム・カウンタ再現回路Info
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- JPH1049398A JPH1049398A JP8199090A JP19909096A JPH1049398A JP H1049398 A JPH1049398 A JP H1049398A JP 8199090 A JP8199090 A JP 8199090A JP 19909096 A JP19909096 A JP 19909096A JP H1049398 A JPH1049398 A JP H1049398A
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Abstract
(57)【要約】
【課題】 平易な回路で構成することができるＰＣ再現
回路を提供する。 【解決手段】 ＣＰＵが実行する命令のアドレスを保持
するプログラム・カウンタの更新情報と前記プログラム
・カウンタの再現値とを加算する加算器と、命令の分岐
時か否かを示す前記ＣＰＵの分岐情報より選択制御さ
れ、分岐時にＣＰＵからのアドレスを選択し、分岐時以
外には前記加算器の加算結果を選択して出力するセレク
タと、所定のタイミングで前記セレクタの出力を保持し
て、前記プログラム・カウンタの前記再現値として出力
するラッチとを備えたものである。
回路を提供する。 【解決手段】 ＣＰＵが実行する命令のアドレスを保持
するプログラム・カウンタの更新情報と前記プログラム
・カウンタの再現値とを加算する加算器と、命令の分岐
時か否かを示す前記ＣＰＵの分岐情報より選択制御さ
れ、分岐時にＣＰＵからのアドレスを選択し、分岐時以
外には前記加算器の加算結果を選択して出力するセレク
タと、所定のタイミングで前記セレクタの出力を保持し
て、前記プログラム・カウンタの前記再現値として出力
するラッチとを備えたものである。
Description
【０００１】
【発明の属する技術分野】本発明は、次に実行する命令
のアドレスを保持するプログラム・カウンタ（ＰＣ）の
値を再現するプログラム・カウンタ再現回路に関し、特
にマイクロコンピュータ（ＭＣＵ）のデバッグ・ツール
等に使用されるプログラム・カウンタ再現回路に関す
る。
のアドレスを保持するプログラム・カウンタ（ＰＣ）の
値を再現するプログラム・カウンタ再現回路に関し、特
にマイクロコンピュータ（ＭＣＵ）のデバッグ・ツール
等に使用されるプログラム・カウンタ再現回路に関す
る。
【０００２】
【従来の技術】従来、アッセンブルあるいはコンパイル
されたプログラムをテストするために使用されるデバッ
グツールでは、エミュレーション用ＭＣＵ（Micro comp
uter）のプログラム・カウンタの値を前記ＭＣＵから受
け取った所定情報によって再現するプログラム・カウン
タ再現回路を備えるものが知られている。
されたプログラムをテストするために使用されるデバッ
グツールでは、エミュレーション用ＭＣＵ（Micro comp
uter）のプログラム・カウンタの値を前記ＭＣＵから受
け取った所定情報によって再現するプログラム・カウン
タ再現回路を備えるものが知られている。
【０００３】この種のデバッグツールにおいては、プロ
グラム・カウンタ再現回路によって再現されたプログラ
ム・カウンタの値を用いて、エミュレーション用ＭＣＵ
に対してブレーク要求（プログラムの走行をストップさ
せる）を発したり、エミュレーション用ＭＣＵのアドレ
スバス及びデータバス等の状態やステータス信号をトレ
ース用のメモリ上にトレースすることができる。
グラム・カウンタ再現回路によって再現されたプログラ
ム・カウンタの値を用いて、エミュレーション用ＭＣＵ
に対してブレーク要求（プログラムの走行をストップさ
せる）を発したり、エミュレーション用ＭＣＵのアドレ
スバス及びデータバス等の状態やステータス信号をトレ
ース用のメモリ上にトレースすることができる。
【０００４】図７は、従来のプログラム・カウンタ再現
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【０００５】このプログラム・カウンタ再現回路は、加
算器１０１、ラッチ１０２、減算器１０３及びラッチ１
０４と、２つのＡＮＤゲート１０５，１０６とで構成さ
れ、エミュレーション用ＭＣＵの命令キュー（命令待ち
行列）の状態と外部アドレスＡＤに基づいて、該ＭＣＵ
のプログラム・カウンタの値を再現するものである。
算器１０１、ラッチ１０２、減算器１０３及びラッチ１
０４と、２つのＡＮＤゲート１０５，１０６とで構成さ
れ、エミュレーション用ＭＣＵの命令キュー（命令待ち
行列）の状態と外部アドレスＡＤに基づいて、該ＭＣＵ
のプログラム・カウンタの値を再現するものである。
【０００６】ここで、命令キューの状態は、命令デコー
ドの開始を伝える命令デコードスタート信号ＤＳＴ、命
令コードフェッチ（読み出し）サイクルを開始したこと
を伝える命令コードフェッチサイクルスタート信号ＦＳ
Ｔ、バス幅を示すバス幅信号ＢＳ、及び命令キューに残
っているコードの数を示す命令キュー残数信号ＩＱによ
り生成される。
ドの開始を伝える命令デコードスタート信号ＤＳＴ、命
令コードフェッチ（読み出し）サイクルを開始したこと
を伝える命令コードフェッチサイクルスタート信号ＦＳ
Ｔ、バス幅を示すバス幅信号ＢＳ、及び命令キューに残
っているコードの数を示す命令キュー残数信号ＩＱによ
り生成される。
【０００７】すなわち、このプログラム・カウンタ再現
回路は、上記の命令デコードスタート信号ＤＳＴ、命令
コードフェッチサイクルスタート信号ＦＳＴ、バス幅信
号ＢＳ、及び命令キュー残数信号ＩＱをエミュレーショ
ン用ＭＣＵから受取り、まず加算器１０１によってアド
レスＡＤとバス幅信号ＢＳとを加算する。ラッチ１０２
は、クロックＣＬＫの立ち上がり時の命令コードフェッ
チサイクルスタート信号ＦＳＴを受けて前記加算器１０
１の加算結果を保持し、減算器１０３は、ラッチ１０２
の出力から命令キュー残数信号ＩＱを差し引く減算を行
う。ラッチ１０４は、クロックＣＬＫの立ち上がり時の
命令デコードスタート信号ＤＳＴを受けて前記減算器１
０３の減算結果を保持して、ＭＣＵ内プログラム・カウ
ンタの再現値ＰＣＲとして出力する。
回路は、上記の命令デコードスタート信号ＤＳＴ、命令
コードフェッチサイクルスタート信号ＦＳＴ、バス幅信
号ＢＳ、及び命令キュー残数信号ＩＱをエミュレーショ
ン用ＭＣＵから受取り、まず加算器１０１によってアド
レスＡＤとバス幅信号ＢＳとを加算する。ラッチ１０２
は、クロックＣＬＫの立ち上がり時の命令コードフェッ
チサイクルスタート信号ＦＳＴを受けて前記加算器１０
１の加算結果を保持し、減算器１０３は、ラッチ１０２
の出力から命令キュー残数信号ＩＱを差し引く減算を行
う。ラッチ１０４は、クロックＣＬＫの立ち上がり時の
命令デコードスタート信号ＤＳＴを受けて前記減算器１
０３の減算結果を保持して、ＭＣＵ内プログラム・カウ
ンタの再現値ＰＣＲとして出力する。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
プログラム・カウンタ再現回路では、命令キューの状態
を生成するために多くの信号をエミュレーション用ＭＣ
Ｕから受取る必要がある。その結果、回路構成が複雑化
するだけではなく、ＭＣＵへの依存性が高くなるため、
汎用性に乏しいという問題があった。
プログラム・カウンタ再現回路では、命令キューの状態
を生成するために多くの信号をエミュレーション用ＭＣ
Ｕから受取る必要がある。その結果、回路構成が複雑化
するだけではなく、ＭＣＵへの依存性が高くなるため、
汎用性に乏しいという問題があった。
【０００９】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、平易な回路で
構成することができるプログラム・カウンタ再現回路を
提供することである。またその他の目的は、ＣＰＵへの
依存性を低くして回路の汎用性を向上させるプログラム
・カウンタ再現回路を提供することである。
するためになされたもので、その目的は、平易な回路で
構成することができるプログラム・カウンタ再現回路を
提供することである。またその他の目的は、ＣＰＵへの
依存性を低くして回路の汎用性を向上させるプログラム
・カウンタ再現回路を提供することである。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明の特徴は、ＣＰＵが実行する命令のアド
レスを保持するプログラム・カウンタの値を、前記ＣＰ
Ｕから受け取った所定情報によって再現するプログラム
・カウンタ再現回路において、前記ＣＰＵから受け取る
前記所定情報を、アドレス、分岐情報、及び前記プログ
ラム・カウンタの更新情報としたことにある。
に、第１の発明の特徴は、ＣＰＵが実行する命令のアド
レスを保持するプログラム・カウンタの値を、前記ＣＰ
Ｕから受け取った所定情報によって再現するプログラム
・カウンタ再現回路において、前記ＣＰＵから受け取る
前記所定情報を、アドレス、分岐情報、及び前記プログ
ラム・カウンタの更新情報としたことにある。
【００１１】この第１の発明によれば、従来回路で必要
とされた命令キューの状態を生成するための信号の代わ
りに、プログラム・カウンタの更新情報及び分岐情報を
受け取るので、ＣＰＵから受け取る所定情報の数は、従
来回路よりも少なくなり、回路構成を簡素化でき、且つ
ＣＰＵへの依存性が低くなる。
とされた命令キューの状態を生成するための信号の代わ
りに、プログラム・カウンタの更新情報及び分岐情報を
受け取るので、ＣＰＵから受け取る所定情報の数は、従
来回路よりも少なくなり、回路構成を簡素化でき、且つ
ＣＰＵへの依存性が低くなる。
【００１２】第２の発明の特徴は、ＣＰＵが実行する命
令のアドレスを保持するプログラム・カウンタの更新情
報と前記プログラム・カウンタの再現値とを加算する加
算器と、命令の分岐時か否かを示す前記ＣＰＵの分岐情
報より選択制御され、分岐時にＣＰＵからのアドレスを
選択し、分岐時以外には前記加算器の加算結果を選択し
て出力するセレクタと、所定のタイミングで前記セレク
タの出力を保持して、前記プログラム・カウンタの前記
再現値として出力するラッチとを備えたことにある。
令のアドレスを保持するプログラム・カウンタの更新情
報と前記プログラム・カウンタの再現値とを加算する加
算器と、命令の分岐時か否かを示す前記ＣＰＵの分岐情
報より選択制御され、分岐時にＣＰＵからのアドレスを
選択し、分岐時以外には前記加算器の加算結果を選択し
て出力するセレクタと、所定のタイミングで前記セレク
タの出力を保持して、前記プログラム・カウンタの前記
再現値として出力するラッチとを備えたことにある。
【００１３】この第２の発明によれば、プログラム・カ
ウンタの更新情報、分岐情報及びアドレスのみをＣＰＵ
から受取り、加算器、セレクタ、及びラッチの平易な構
成でＣＰＵのプログラム・カウンタの値を再現する。す
なわち、分岐時には、アドレスを選択して再現値として
ラッチに保持する。それ以外の場合は、プログラム・カ
ウンタの更新情報を基にしてインクリメント値が加算さ
れた更新後のプログラム・カウンタの値を選択して再現
値としてラッチに保持する。
ウンタの更新情報、分岐情報及びアドレスのみをＣＰＵ
から受取り、加算器、セレクタ、及びラッチの平易な構
成でＣＰＵのプログラム・カウンタの値を再現する。す
なわち、分岐時には、アドレスを選択して再現値として
ラッチに保持する。それ以外の場合は、プログラム・カ
ウンタの更新情報を基にしてインクリメント値が加算さ
れた更新後のプログラム・カウンタの値を選択して再現
値としてラッチに保持する。
【００１４】第３の発明の特徴は、ＣＰＵが実行する命
令のアドレスを保持するプログラム・カウンタの更新情
報を前記ＣＰＵよりシリアルに受け取るシフトレジスタ
と、前記シフトレジスタの出力と前記プログラム・カウ
ンタの再現値とを加算する加算器と、命令の分岐時か否
かを示す前記ＣＰＵの分岐情報により選択制御され、分
岐時に前記ＣＰＵからのアドレスを選択し、分岐時以外
には前記加算器の加算結果を選択出力するセレクタと、
前記プログラム・カウンタの更新情報の最終データを受
信中に前記セレクタの出力を保持して、前記プログラム
・カウンタの前記再現値として出力するラッチとを備え
たことにある。
令のアドレスを保持するプログラム・カウンタの更新情
報を前記ＣＰＵよりシリアルに受け取るシフトレジスタ
と、前記シフトレジスタの出力と前記プログラム・カウ
ンタの再現値とを加算する加算器と、命令の分岐時か否
かを示す前記ＣＰＵの分岐情報により選択制御され、分
岐時に前記ＣＰＵからのアドレスを選択し、分岐時以外
には前記加算器の加算結果を選択出力するセレクタと、
前記プログラム・カウンタの更新情報の最終データを受
信中に前記セレクタの出力を保持して、前記プログラム
・カウンタの前記再現値として出力するラッチとを備え
たことにある。
【００１５】この第３の発明によれば、プログラム・カ
ウンタの更新情報をシリアルにシフトレジスタで受け、
該シリアル更新情報の最終データを受信中に加算器を通
してプログラム・カウンタの値が更新され、ラッチから
再現値として出力される。これ以外の作用は第２の発明
と同様である。
ウンタの更新情報をシリアルにシフトレジスタで受け、
該シリアル更新情報の最終データを受信中に加算器を通
してプログラム・カウンタの値が更新され、ラッチから
再現値として出力される。これ以外の作用は第２の発明
と同様である。
【００１６】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、本発明の第１実施形態に係
るプログラム・カウンタ再現回路の構成を示すブロック
図である。また、図２は、図１中のプログラム・カウン
タ再現回路を内蔵するデバッグ・ツールの構成を示すブ
ロック図である。
基づいて説明する。図１は、本発明の第１実施形態に係
るプログラム・カウンタ再現回路の構成を示すブロック
図である。また、図２は、図１中のプログラム・カウン
タ再現回路を内蔵するデバッグ・ツールの構成を示すブ
ロック図である。
【００１７】まず、本実施形態のプログラム・カウンタ
再現回路（以下、ＰＣ再現回路と記す）を内蔵するデバ
ッグ・ツールの概要を説明する。
再現回路（以下、ＰＣ再現回路と記す）を内蔵するデバ
ッグ・ツールの概要を説明する。
【００１８】本実施形態に係るデバッグ・ツールは、図
２に示すように、ユーザインタフェースとしてのホスト
コンピュータ（パソコン等）１０と、ホストコンピュー
タ１０とＲＳ−２３２Ｃ等の通信線を介して接続され該
ホストコンピュータ１０からの要求によりエミュレーシ
ョン用ＭＣＵを制御して情報を提供するコントローラ２
０と、ＰＣ再現回路３１とエミュレーション用ＭＣＵ３
２を搭載すると共にデバック用の機能を持ったエミュレ
ーションポッド３０とで構成されている。
２に示すように、ユーザインタフェースとしてのホスト
コンピュータ（パソコン等）１０と、ホストコンピュー
タ１０とＲＳ−２３２Ｃ等の通信線を介して接続され該
ホストコンピュータ１０からの要求によりエミュレーシ
ョン用ＭＣＵを制御して情報を提供するコントローラ２
０と、ＰＣ再現回路３１とエミュレーション用ＭＣＵ３
２を搭載すると共にデバック用の機能を持ったエミュレ
ーションポッド３０とで構成されている。
【００１９】さらに、コントローラ２０は、コントロー
ラ制御ユニット２１、トレース・ユニット２２、ブレー
ク制御ユニット２３、及びメモリエミュレーション・ユ
ニット２４で構成され、そのうち、コントローラ制御ユ
ニット２１では、例えば、ある命令の実行前でブレーク
させる、あるアドレスにメモリアクセスする所でブレー
クさせる、などのホストコンピュータ１０からの要求を
受け、他のユニット２２〜２４を制御する機能を有す
る。
ラ制御ユニット２１、トレース・ユニット２２、ブレー
ク制御ユニット２３、及びメモリエミュレーション・ユ
ニット２４で構成され、そのうち、コントローラ制御ユ
ニット２１では、例えば、ある命令の実行前でブレーク
させる、あるアドレスにメモリアクセスする所でブレー
クさせる、などのホストコンピュータ１０からの要求を
受け、他のユニット２２〜２４を制御する機能を有す
る。
【００２０】また、ブレーク制御ユニット２３は、例え
ば、ＰＣ再現回路３１により再現されたＰＣの値（再現
値）と、コントローラ制御ユニット２１を通して受けた
ブレークさせたいアドレスとを比較し、一致した時にエ
ミュレーション用ＭＣＵ３２に対してブレーク要求を行
うといった機能を持つ。トレース・ユニット２２は、Ｐ
Ｃ再現回路３１により再現されたＰＣの値を用いて、エ
ミュレーション用ＭＣＵ３２のアドレスバス及びデータ
バス等の状態やステータス信号（リードストローブ信号
やライトストローブ信号）をトレース用のメモリ上にト
レースするものである。さらに、メモリエミュレーショ
ン・ユニット２４は、エミュレーション用ＭＣＵ３２の
内部メモリ及び外部メモリを代行して、命令コードの格
納やデータのリード／ライトなどを行う機能を有する。
ば、ＰＣ再現回路３１により再現されたＰＣの値（再現
値）と、コントローラ制御ユニット２１を通して受けた
ブレークさせたいアドレスとを比較し、一致した時にエ
ミュレーション用ＭＣＵ３２に対してブレーク要求を行
うといった機能を持つ。トレース・ユニット２２は、Ｐ
Ｃ再現回路３１により再現されたＰＣの値を用いて、エ
ミュレーション用ＭＣＵ３２のアドレスバス及びデータ
バス等の状態やステータス信号（リードストローブ信号
やライトストローブ信号）をトレース用のメモリ上にト
レースするものである。さらに、メモリエミュレーショ
ン・ユニット２４は、エミュレーション用ＭＣＵ３２の
内部メモリ及び外部メモリを代行して、命令コードの格
納やデータのリード／ライトなどを行う機能を有する。
【００２１】エミュレーションポッド３０のＰＣ再現回
路３１は、エミュレーション用ＭＣＵ３２から後述する
所定情報ＳＩを受取って当該ＭＣＵ３２のＰＣの値を再
現し、この再現値を上述したようにトレース・ユニット
２２及びブレーク制御ユニット２３へ供給するようにな
っている。
路３１は、エミュレーション用ＭＣＵ３２から後述する
所定情報ＳＩを受取って当該ＭＣＵ３２のＰＣの値を再
現し、この再現値を上述したようにトレース・ユニット
２２及びブレーク制御ユニット２３へ供給するようにな
っている。
【００２２】以下、本実施形態におけるＰＣ再現回路３
１について図１、図３及び図４を用いて詳細に説明す
る。
１について図１、図３及び図４を用いて詳細に説明す
る。
【００２３】エミュレーション用ＭＣＵ３２から受け取
る所定情報ＳＩは、外部アドレスＡＤと、命令の分岐時
か否かを示す分岐情報ＢＲを含んだＰＣの更新情報Ｉの
みである。本実施形態では、ＰＣのインクリメント数、
分岐及びＰＣの更新なしを表す情報からなる更新情報Ｉ
をパラレルに受け取る例を示している。
る所定情報ＳＩは、外部アドレスＡＤと、命令の分岐時
か否かを示す分岐情報ＢＲを含んだＰＣの更新情報Ｉの
みである。本実施形態では、ＰＣのインクリメント数、
分岐及びＰＣの更新なしを表す情報からなる更新情報Ｉ
をパラレルに受け取る例を示している。
【００２４】このＰＣ再現回路３１は、図１に示すよう
に、加算器１、セレクタ２及びラッチ３で構成されてい
る。加算器１は、ＰＣのパラレルな更新情報Ｉ（Ｉ３，
Ｉ２，Ｉ１，Ｉ０）と再現値ＰＣＲとを加算する。セレ
クタ２は、分岐情報ＢＲ（更新情報ＩのデータＩ３が当
てられる）をセレクト信号とし、分岐時にＭＣＵ３２の
アドレスバス上の分岐アドレスＡＤを選択し、分岐時以
外には加算器１の加算結果を選択して出力する。そし
て、ラッチ３は、クロックＣＬＫの立ち上がりに同期し
て前記セレクタ２の出力を保持し、その保持データをＰ
Ｃの再現値ＰＣＲとして外部へ出力すると共に、前記加
算器１の入力側へフィードバックする。
に、加算器１、セレクタ２及びラッチ３で構成されてい
る。加算器１は、ＰＣのパラレルな更新情報Ｉ（Ｉ３，
Ｉ２，Ｉ１，Ｉ０）と再現値ＰＣＲとを加算する。セレ
クタ２は、分岐情報ＢＲ（更新情報ＩのデータＩ３が当
てられる）をセレクト信号とし、分岐時にＭＣＵ３２の
アドレスバス上の分岐アドレスＡＤを選択し、分岐時以
外には加算器１の加算結果を選択して出力する。そし
て、ラッチ３は、クロックＣＬＫの立ち上がりに同期し
て前記セレクタ２の出力を保持し、その保持データをＰ
Ｃの再現値ＰＣＲとして外部へ出力すると共に、前記加
算器１の入力側へフィードバックする。
【００２５】図３は、ＰＣの更新情報Ｉ（Ｉ３，Ｉ２，
Ｉ１，Ｉ０）の意味内容を示す図である。
Ｉ１，Ｉ０）の意味内容を示す図である。
【００２６】同図に示すように、Ｉ３，Ｉ２，Ｉ１，Ｉ
０＝０，０，０，０のときは「ＰＣ値は更新しない」を
意味する。また、Ｉ３，Ｉ２，Ｉ１，Ｉ０＝０，０，
０，１のときは「ＰＣ値は＋１インクリメントする」、
Ｉ３，Ｉ２，Ｉ１，Ｉ０＝０，０，１，０のときは「Ｐ
Ｃ値は＋２インクリメントする」、Ｉ３，Ｉ２，Ｉ１，
Ｉ０＝０，０，１，１のときは「ＰＣ値は＋３インクリ
メントする」、Ｉ３，Ｉ２，Ｉ１，Ｉ０＝０，１，０，
０のときは「ＰＣ値は＋４インクリメントする」、Ｉ
３，Ｉ２，Ｉ１，Ｉ０＝０，１，０，１のときは「ＰＣ
値は＋５インクリメントする」、Ｉ３，Ｉ２，Ｉ１，Ｉ
０＝０，１，１，０のときは「ＰＣ値は＋６インクリメ
ントする」、Ｉ３，Ｉ２，Ｉ１，Ｉ０＝０，１，１，１
のときは「ＰＣ値は＋７インクリメントする」をそれぞ
れ意味する。さらに、Ｉ３，Ｉ２，Ｉ１，Ｉ０＝１，
×，×，×（但し、×は不定状態を表す）のときは「分
岐実行」を意味する。
０＝０，０，０，０のときは「ＰＣ値は更新しない」を
意味する。また、Ｉ３，Ｉ２，Ｉ１，Ｉ０＝０，０，
０，１のときは「ＰＣ値は＋１インクリメントする」、
Ｉ３，Ｉ２，Ｉ１，Ｉ０＝０，０，１，０のときは「Ｐ
Ｃ値は＋２インクリメントする」、Ｉ３，Ｉ２，Ｉ１，
Ｉ０＝０，０，１，１のときは「ＰＣ値は＋３インクリ
メントする」、Ｉ３，Ｉ２，Ｉ１，Ｉ０＝０，１，０，
０のときは「ＰＣ値は＋４インクリメントする」、Ｉ
３，Ｉ２，Ｉ１，Ｉ０＝０，１，０，１のときは「ＰＣ
値は＋５インクリメントする」、Ｉ３，Ｉ２，Ｉ１，Ｉ
０＝０，１，１，０のときは「ＰＣ値は＋６インクリメ
ントする」、Ｉ３，Ｉ２，Ｉ１，Ｉ０＝０，１，１，１
のときは「ＰＣ値は＋７インクリメントする」をそれぞ
れ意味する。さらに、Ｉ３，Ｉ２，Ｉ１，Ｉ０＝１，
×，×，×（但し、×は不定状態を表す）のときは「分
岐実行」を意味する。
【００２７】図４は、更新情報Ｉの変化とＰＣ再現値生
成との関係を示すタイミングチャートである。
成との関係を示すタイミングチャートである。
【００２８】図４に示す例においては、分岐が実行され
ると、更新情報Ｉ（Ｉ３，Ｉ２，Ｉ１，Ｉ０）＝「１，
×，×，×」となり、セレクタ２はセレクト信号ＢＲ
（Ｉ３＝１）によりアドレスバス上の分岐先アドレスＡ
Ｄ＝「１００」を選択する。アドレスＡＤを選択したセ
レクタ２の出力はラッチ３に保持され、ラッチ３の出力
「１００」がＰＣの再現値ＰＣＲとなる（図４のＴ
１）。ラッチ３の出力ＰＣＲは、加算器１に入力されて
ＰＣのインクリメント数と加算され、更新後のＰＣの値
が生成される。
ると、更新情報Ｉ（Ｉ３，Ｉ２，Ｉ１，Ｉ０）＝「１，
×，×，×」となり、セレクタ２はセレクト信号ＢＲ
（Ｉ３＝１）によりアドレスバス上の分岐先アドレスＡ
Ｄ＝「１００」を選択する。アドレスＡＤを選択したセ
レクタ２の出力はラッチ３に保持され、ラッチ３の出力
「１００」がＰＣの再現値ＰＣＲとなる（図４のＴ
１）。ラッチ３の出力ＰＣＲは、加算器１に入力されて
ＰＣのインクリメント数と加算され、更新後のＰＣの値
が生成される。
【００２９】そして、分岐時以外はセレクタ２で更新後
のＰＣの値が選択され、ラッチ３を通り更新されたＰＣ
の再現値ＰＣＲが外部へ出力される。例えば、更新情報
Ｉ（Ｉ３，Ｉ２，Ｉ１，Ｉ０）＝「０，０，０，０」で
あれば、ＰＣのインクリメント数が“＋０”であるため
更新されず、前回のラッチ３の出力「１００」がそのま
まＰＣの再現値ＰＣＲとなる（図４のＴ２）。その後の
ＰＣの再現値ＰＣＲが「５００」であるときに、更新情
報Ｉ（Ｉ３，Ｉ２，Ｉ１，Ｉ０）＝「０，０，０，１」
であれば、前回値に対して＋１更新され、この時のＰＣ
の再現値ＰＣＲは「５０１」となる（図４のＴ３）。
のＰＣの値が選択され、ラッチ３を通り更新されたＰＣ
の再現値ＰＣＲが外部へ出力される。例えば、更新情報
Ｉ（Ｉ３，Ｉ２，Ｉ１，Ｉ０）＝「０，０，０，０」で
あれば、ＰＣのインクリメント数が“＋０”であるため
更新されず、前回のラッチ３の出力「１００」がそのま
まＰＣの再現値ＰＣＲとなる（図４のＴ２）。その後の
ＰＣの再現値ＰＣＲが「５００」であるときに、更新情
報Ｉ（Ｉ３，Ｉ２，Ｉ１，Ｉ０）＝「０，０，０，１」
であれば、前回値に対して＋１更新され、この時のＰＣ
の再現値ＰＣＲは「５０１」となる（図４のＴ３）。
【００３０】同様に、ＰＣの再現値ＰＣＲが「５０１」
であるときに、更新情報Ｉ（Ｉ３，Ｉ２，Ｉ１，Ｉ０）
＝「０，０，０，０」となれば、更新されず、ＰＣの再
現値ＰＣＲは「５０１」のままとなる（図４のＴ４）。
さらに、更新情報Ｉ（Ｉ３，Ｉ２，Ｉ１，Ｉ０）＝
「０，０，１，０」となれば、前回値に対して＋２更新
され、この時のＰＣの再現値ＰＣＲ＝「５０３」となる
（図４のＴ５）。また、ＰＣの再現値ＰＣＲが「５０
３」であるときに、更新情報Ｉ（Ｉ３，Ｉ２，Ｉ１，Ｉ
０）＝「０，１，１，１」となれば、前回値に対して＋
７更新され、この時のＰＣの再現値ＰＣＲ＝「５１０」
となる（図４のＴ６）。
であるときに、更新情報Ｉ（Ｉ３，Ｉ２，Ｉ１，Ｉ０）
＝「０，０，０，０」となれば、更新されず、ＰＣの再
現値ＰＣＲは「５０１」のままとなる（図４のＴ４）。
さらに、更新情報Ｉ（Ｉ３，Ｉ２，Ｉ１，Ｉ０）＝
「０，０，１，０」となれば、前回値に対して＋２更新
され、この時のＰＣの再現値ＰＣＲ＝「５０３」となる
（図４のＴ５）。また、ＰＣの再現値ＰＣＲが「５０
３」であるときに、更新情報Ｉ（Ｉ３，Ｉ２，Ｉ１，Ｉ
０）＝「０，１，１，１」となれば、前回値に対して＋
７更新され、この時のＰＣの再現値ＰＣＲ＝「５１０」
となる（図４のＴ６）。
【００３１】このように、本実施形態では、外部にアド
レスを出力しているエミュレーション用ＭＣＵのデバッ
グ・ツールに内蔵されたＰＣ再現回路において、該ＭＣ
Ｕから受け取る所定情報ＳＩであるＰＣの更新情報（更
新しない場合を含む）、分岐情報及びアドレスにより、
ＰＣの値を再現するようにしたので、エミュレーション
用ＭＣＵから受け取る所定情報ＳＩの数は従来回路より
も少なくなり、その結果、回路構成を簡素化でき、且つ
エミュレーション用ＭＣＵへの依存性を低くすることが
できる。
レスを出力しているエミュレーション用ＭＣＵのデバッ
グ・ツールに内蔵されたＰＣ再現回路において、該ＭＣ
Ｕから受け取る所定情報ＳＩであるＰＣの更新情報（更
新しない場合を含む）、分岐情報及びアドレスにより、
ＰＣの値を再現するようにしたので、エミュレーション
用ＭＣＵから受け取る所定情報ＳＩの数は従来回路より
も少なくなり、その結果、回路構成を簡素化でき、且つ
エミュレーション用ＭＣＵへの依存性を低くすることが
できる。
【００３２】尚、上記更新情報Ｉの数は“４”に限定さ
れない。そして、分岐情報，更新情報を任意の複数にす
ることで、インクリメント値を増加あるいは減少させる
ことが可能である。
れない。そして、分岐情報，更新情報を任意の複数にす
ることで、インクリメント値を増加あるいは減少させる
ことが可能である。
【００３３】図５は、本発明の第２実施形態に係るＰＣ
再現回路の構成を示すブロック図であり、図１と共通の
要素には同一の符号が付されている。なお、本実施形態
のＰＣ再現回路も、上記第１実施形態のＰＣ再現回路３
１に代えて、図２に示すデバッグツールに内蔵されるも
のである。
再現回路の構成を示すブロック図であり、図１と共通の
要素には同一の符号が付されている。なお、本実施形態
のＰＣ再現回路も、上記第１実施形態のＰＣ再現回路３
１に代えて、図２に示すデバッグツールに内蔵されるも
のである。
【００３４】本実施形態のＰＣ再現回路は、前記更新情
報Ｉをシリアルに受け取る例を示すものであり、上記第
１実施形態と異なる点は、更新情報Ｉ（Ｉ３，Ｉ２，Ｉ
１，Ｉ０）をシリアル信号としてシフトレジスタ４で受
け、更新情報Ｉの最終データ（Ｉ０）を受信中に、加算
器１を通してＰＣの値が更新される点である。
報Ｉをシリアルに受け取る例を示すものであり、上記第
１実施形態と異なる点は、更新情報Ｉ（Ｉ３，Ｉ２，Ｉ
１，Ｉ０）をシリアル信号としてシフトレジスタ４で受
け、更新情報Ｉの最終データ（Ｉ０）を受信中に、加算
器１を通してＰＣの値が更新される点である。
【００３５】より具体的には、図１に示すＰＣ再現回路
において、加算器１の入力側にシフトレジスタ４を設
け、前記エミュレーション用ＭＣＵ３２から送られてく
る更新情報Ｉ（Ｉ３，Ｉ２，Ｉ１，Ｉ０）をクロックＣ
ＬＫに同期してシリアルに受け取る。さらに、シリアル
更新情報Ｉの最終データＩ０を送信中であることを表す
信号ＲＴとクロックＣＬＫとのアンドをとるＡＮＤゲー
ト５を設け、その出力をラッチ３のクロック端子ＣＫに
供給する。その他の点は、第１実施形態と同様である。
において、加算器１の入力側にシフトレジスタ４を設
け、前記エミュレーション用ＭＣＵ３２から送られてく
る更新情報Ｉ（Ｉ３，Ｉ２，Ｉ１，Ｉ０）をクロックＣ
ＬＫに同期してシリアルに受け取る。さらに、シリアル
更新情報Ｉの最終データＩ０を送信中であることを表す
信号ＲＴとクロックＣＬＫとのアンドをとるＡＮＤゲー
ト５を設け、その出力をラッチ３のクロック端子ＣＫに
供給する。その他の点は、第１実施形態と同様である。
【００３６】図６は、本実施形態における更新情報Ｉの
変化とＰＣ再現値生成との関係を示すタイミングチャー
トであり、更新情報Ｉをシリアル信号として４クロック
サイクルで送る場合を表している。
変化とＰＣ再現値生成との関係を示すタイミングチャー
トであり、更新情報Ｉをシリアル信号として４クロック
サイクルで送る場合を表している。
【００３７】分岐が実行されると、シリアル更新情報Ｉ
（Ｉ３，Ｉ２，Ｉ１，Ｉ０）＝「１，０，０，０」が順
次シフトレジスタ４に送られ、まず分岐情報Ｉ３＝１に
より、セレクタ２はアドレスバス上の分岐先アドレスＡ
Ｄ＝「１００」を選択する。そして、シリアル更新情報
Ｉの最終データＩ０＝０を受信中に信号ＲＴが“Ｈ”レ
ベルとなり、クロックＣＬＫの立ち上がりに同期して、
セレクタ２の出力はラッチ３に保持される。その結果、
このときのＰＣの再現値ＰＣＲは「１００」となる（図
６のＴ１１）。
（Ｉ３，Ｉ２，Ｉ１，Ｉ０）＝「１，０，０，０」が順
次シフトレジスタ４に送られ、まず分岐情報Ｉ３＝１に
より、セレクタ２はアドレスバス上の分岐先アドレスＡ
Ｄ＝「１００」を選択する。そして、シリアル更新情報
Ｉの最終データＩ０＝０を受信中に信号ＲＴが“Ｈ”レ
ベルとなり、クロックＣＬＫの立ち上がりに同期して、
セレクタ２の出力はラッチ３に保持される。その結果、
このときのＰＣの再現値ＰＣＲは「１００」となる（図
６のＴ１１）。
【００３８】更新情報Ｉ（Ｉ３，Ｉ２，Ｉ１，Ｉ０）＝
「０，０，０，０」であれば、ＰＣの再現値は更新され
ず、前回のラッチ３の出力「１００」がそのままＰＣの
再現値ＰＣＲとなる（図６のＴ１２）。そして、ＰＣの
再現値ＰＣＲが「１００」であるときに、更新情報Ｉ
（Ｉ３，Ｉ２，Ｉ１，Ｉ０）＝「０，０，１，１」であ
れば、前回値に対して＋３更新され、この時のＰＣの再
現値ＰＣＲ＝「１０３」となる（図６のＴ１３）。
「０，０，０，０」であれば、ＰＣの再現値は更新され
ず、前回のラッチ３の出力「１００」がそのままＰＣの
再現値ＰＣＲとなる（図６のＴ１２）。そして、ＰＣの
再現値ＰＣＲが「１００」であるときに、更新情報Ｉ
（Ｉ３，Ｉ２，Ｉ１，Ｉ０）＝「０，０，１，１」であ
れば、前回値に対して＋３更新され、この時のＰＣの再
現値ＰＣＲ＝「１０３」となる（図６のＴ１３）。
【００３９】その後、ＰＣの再現値ＰＣＲが「５００」
であるときに、更新情報Ｉ（Ｉ３，Ｉ２，Ｉ１，Ｉ０）
＝「０，１，０，０」となれば、前回値に対して＋４更
新され、この時のＰＣの再現値ＰＣＲ＝「５０４」とな
る（図６のＴ１４）。さらに、ＰＣの再現値ＰＣＲが
「５０４」であるときに、更新情報Ｉ（Ｉ３，Ｉ２，Ｉ
１，Ｉ０）＝「０，０，１，０」となれば、前回値に対
して＋２更新され、この時のＰＣの再現値ＰＣＲ＝「５
０６」となる（図６のＴ１５）。
であるときに、更新情報Ｉ（Ｉ３，Ｉ２，Ｉ１，Ｉ０）
＝「０，１，０，０」となれば、前回値に対して＋４更
新され、この時のＰＣの再現値ＰＣＲ＝「５０４」とな
る（図６のＴ１４）。さらに、ＰＣの再現値ＰＣＲが
「５０４」であるときに、更新情報Ｉ（Ｉ３，Ｉ２，Ｉ
１，Ｉ０）＝「０，０，１，０」となれば、前回値に対
して＋２更新され、この時のＰＣの再現値ＰＣＲ＝「５
０６」となる（図６のＴ１５）。
【００４０】尚、上記更新情報Ｉの数は“４”に限定さ
れない。そして、分岐情報，更新情報を任意の複数にす
ることで、インクリメント値を増加あるいは減少させる
ことが可能である。
れない。そして、分岐情報，更新情報を任意の複数にす
ることで、インクリメント値を増加あるいは減少させる
ことが可能である。
【００４１】このように、更新情報Ｉをシリアルに受け
取る本実施形態においても、回路構成を簡素化でき、且
つエミュレーション用ＭＣＵへの依存性を低くすること
ができる。
取る本実施形態においても、回路構成を簡素化でき、且
つエミュレーション用ＭＣＵへの依存性を低くすること
ができる。
【００４２】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、ＣＰＵから受け取る所定情報を、アドレス、
分岐情報、及び前記プログラム・カウンタの更新情報と
したので、ＣＰＵから受け取る所定情報の数は従来回路
よりも少なくなるため、回路構成を簡素化することがで
きる。さらに、ＣＰＵへの依存性が低くなるため回路の
汎用性を向上させることができる。
によれば、ＣＰＵから受け取る所定情報を、アドレス、
分岐情報、及び前記プログラム・カウンタの更新情報と
したので、ＣＰＵから受け取る所定情報の数は従来回路
よりも少なくなるため、回路構成を簡素化することがで
きる。さらに、ＣＰＵへの依存性が低くなるため回路の
汎用性を向上させることができる。
【００４３】第２の発明によれば、プログラム・カウン
タの更新情報、分岐情報及びアドレスをＣＰＵから受取
り、加算器、セレクタ、及びラッチの平易な構成でＣＰ
Ｕのプログラム・カウンタの値を的確に再現することが
でき、しかも、ＣＰＵへの依存性が低くなるため回路の
汎用性を向上させることができる。
タの更新情報、分岐情報及びアドレスをＣＰＵから受取
り、加算器、セレクタ、及びラッチの平易な構成でＣＰ
Ｕのプログラム・カウンタの値を的確に再現することが
でき、しかも、ＣＰＵへの依存性が低くなるため回路の
汎用性を向上させることができる。
【００４４】この第３の発明によれば、ＣＰＵから、プ
ログラム・カウンタの更新情報をシリアルに受け取ると
共に分岐情報及びアドレスも受取り、シフトレジスタ、
加算器、セレクタ、及びラッチの平易な構成でＣＰＵの
プログラム・カウンタの値を的確に再現することがで
き、しかも、ＣＰＵへの依存性が低くなるため回路の汎
用性を向上させることができる。
ログラム・カウンタの更新情報をシリアルに受け取ると
共に分岐情報及びアドレスも受取り、シフトレジスタ、
加算器、セレクタ、及びラッチの平易な構成でＣＰＵの
プログラム・カウンタの値を的確に再現することがで
き、しかも、ＣＰＵへの依存性が低くなるため回路の汎
用性を向上させることができる。
【図１】本発明の第１実施形態に係るＰＣ再現回路の構
成を示すブロック図である。
成を示すブロック図である。
【図２】ＰＣ再現回路を内蔵するデバッグ・ツールの構
成を示すブロック図である。
成を示すブロック図である。
【図３】ＰＣの更新情報Ｉ（Ｉ３，Ｉ２，Ｉ１，Ｉ０）
の意味内容を示す図である。
の意味内容を示す図である。
【図４】第１実施形態の動作を示すタイミングチャート
である。
である。
【図５】本発明の第２実施形態に係るＰＣ再現回路の構
成を示すブロック図である。
成を示すブロック図である。
【図６】第２実施形態の動作を示すタイミングチャート
である。
である。
【図７】従来のＰＣ再現回路の構成を示すブロック図で
ある。
ある。
１ 加算器 ２ セレクタ ３ ラッチ ４ シフトレジスタ ５ ＡＮＤゲート １０ ホストコンピュータ ２０ コントローラ ２１ コントローラ制御ユニット ２２ トレース・ユニット ２３ ブレーク制御ユニット ２４ メモリエミュレーションユニット ３０ エミュレーションポッド ３１ ＰＣ再現回路 ３２ エミュレーション用ＭＣＵ ＡＤ アドレス Ｉ 更新情報 ＢＲ 分岐情報 ＣＬＫ クロック ＰＣＲ ＰＣの再現値 ＲＴ 最終データＩ０の送信中を表す信号
Claims (4)
- 【請求項１】 ＣＰＵが実行する命令のアドレスを保持
するプログラム・カウンタの値を、前記ＣＰＵから受け
取った所定情報によって再現するプログラム・カウンタ
再現回路において、 前記ＣＰＵから受け取る前記所定情報を、アドレス、分
岐情報、及び前記プログラム・カウンタの更新情報とし
たことを特徴とするプログラム・カウンタ再現回路。 - 【請求項２】 前記更新情報により前記プログラム・カ
ウンタのインクリメント数が変化することを特徴とする
請求項１に記載のプログラム・カウンタ再現回路。 - 【請求項３】 ＣＰＵが実行する命令のアドレスを保持
するプログラム・カウンタの更新情報と前記プログラム
・カウンタの再現値とを加算する加算器と、 命令の分岐時か否かを示す前記ＣＰＵの分岐情報より選
択制御され、分岐時にＣＰＵからのアドレスを選択し、
分岐時以外には前記加算器の加算結果を選択して出力す
るセレクタと、 所定のタイミングで前記セレクタの出力を保持して、前
記プログラム・カウンタの前記再現値として出力するラ
ッチとを備えたことを特徴とするプログラム・カウンタ
再現回路。 - 【請求項４】 ＣＰＵが実行する命令のアドレスを保持
するプログラム・カウンタの更新情報を前記ＣＰＵより
シリアルに受け取るシフトレジスタと、 前記シフトレジスタの出力と前記プログラム・カウンタ
の再現値とを加算する加算器と、 命令の分岐時か否かを示す前記ＣＰＵの分岐情報により
選択制御され、分岐時に前記ＣＰＵからのアドレスを選
択し、分岐時以外には前記加算器の加算結果を選択出力
するセレクタと、 前記プログラム・カウンタの更新情報の最終データを受
信中に前記セレクタの出力を保持して、前記プログラム
・カウンタの前記再現値として出力するラッチとを備え
たことを特徴とするプログラム・カウンタ再現回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8199090A JPH1049398A (ja) | 1996-07-29 | 1996-07-29 | プログラム・カウンタ再現回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8199090A JPH1049398A (ja) | 1996-07-29 | 1996-07-29 | プログラム・カウンタ再現回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1049398A true JPH1049398A (ja) | 1998-02-20 |
Family
ID=16401951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8199090A Pending JPH1049398A (ja) | 1996-07-29 | 1996-07-29 | プログラム・カウンタ再現回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1049398A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001093040A1 (fr) * | 2000-05-30 | 2001-12-06 | Matsushita Electric Industrial Co., Ltd. | Systeme et procede d'analyse de compteur de programme, et dispositif a semi-conducteur |
-
1996
- 1996-07-29 JP JP8199090A patent/JPH1049398A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001093040A1 (fr) * | 2000-05-30 | 2001-12-06 | Matsushita Electric Industrial Co., Ltd. | Systeme et procede d'analyse de compteur de programme, et dispositif a semi-conducteur |
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