JPH08328860A - パイプラインされた信号プロセッサのためのリセット回路 - Google Patents
パイプラインされた信号プロセッサのためのリセット回路Info
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- JPH08328860A JPH08328860A JP8115949A JP11594996A JPH08328860A JP H08328860 A JPH08328860 A JP H08328860A JP 8115949 A JP8115949 A JP 8115949A JP 11594996 A JP11594996 A JP 11594996A JP H08328860 A JPH08328860 A JP H08328860A
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- 238000010586 diagram Methods 0.000 description 14
- 238000000034 method Methods 0.000 description 10
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/64—Generators producing trains of pulses, i.e. finite sequences of pulses
- H03K3/66—Generators producing trains of pulses, i.e. finite sequences of pulses by interrupting the output of a generator
- H03K3/70—Generators producing trains of pulses, i.e. finite sequences of pulses by interrupting the output of a generator time intervals between all adjacent pulses of one train being equal
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】
【課題】 ＩＣに電力を印加した後に、集積回路（Ｉ
Ｃ）に埋め込まれたパイプラインされた信号プロセッサ
の電力消費を削減する。 【解決手段】 信号プロセッサのパイプラインの中の少
くとも一つのバスをあらかじめ決められた状態に置くた
めに、内部で生成された十分な数量のクロック・パルス
をパイプラインされた信号プロセッサに印加する。別の
実施例では、集積回路は、パイプラインされた信号プロ
セッサのためのパワーアップ・リセット回路から構成さ
れる。パワーアップ・リセット回路は、カウンタとデジ
タル信号オシレータとを含み、実質的にパワーアップ信
号に応答してあらかじめ決められた数量のクロック・パ
ルスを提供するような配列に接続される。前記配列は、
パイプラインされた信号プロセッサに接続されるように
調整される。
Ｃ）に埋め込まれたパイプラインされた信号プロセッサ
の電力消費を削減する。 【解決手段】 信号プロセッサのパイプラインの中の少
くとも一つのバスをあらかじめ決められた状態に置くた
めに、内部で生成された十分な数量のクロック・パルス
をパイプラインされた信号プロセッサに印加する。別の
実施例では、集積回路は、パイプラインされた信号プロ
セッサのためのパワーアップ・リセット回路から構成さ
れる。パワーアップ・リセット回路は、カウンタとデジ
タル信号オシレータとを含み、実質的にパワーアップ信
号に応答してあらかじめ決められた数量のクロック・パ
ルスを提供するような配列に接続される。前記配列は、
パイプラインされた信号プロセッサに接続されるように
調整される。
Description
【０００１】
【発明の属する技術分野】本発明は信号プロセッサに、
さらに詳細には、パイプラインされた信号プロセッサに
関する。
さらに詳細には、パイプラインされた信号プロセッサに
関する。
【０００２】
【従来の技術】パイプラインされた信号プロセッサ、た
とえばデジタル信号プロセッサ（ＤＳＰ）のようなもの
はよく知られておりいろいろな用途に使用される。本特
許文においては、「信号プロセッサ」という言葉は、汎
用マイクロプロセッサ、特殊目的マイクロプロセッサ、
デジタル信号プロセッサ（ＤＳＰ）、あるいは、たとえ
ば特定用途向け集積回路（ＡＳＩＣ）のような、別の特
定目的の信号プロセッサのような、バイナリーのデジタ
ル電気信号を処理するための素子または回路をいう。
とえばデジタル信号プロセッサ（ＤＳＰ）のようなもの
はよく知られておりいろいろな用途に使用される。本特
許文においては、「信号プロセッサ」という言葉は、汎
用マイクロプロセッサ、特殊目的マイクロプロセッサ、
デジタル信号プロセッサ（ＤＳＰ）、あるいは、たとえ
ば特定用途向け集積回路（ＡＳＩＣ）のような、別の特
定目的の信号プロセッサのような、バイナリーのデジタ
ル電気信号を処理するための素子または回路をいう。
【０００３】
【発明が解決しようとする課題】これらの素子または回
路に対する低電力の用途が急増し続けているので、その
ような素子または回路によって消費される電力の量を節
約するための手法を工夫することがますます重要にな
る。パイプラインされた信号プロセッサが必要以上に多
くの電力を消費する状況を識別し、それらの状況におい
てプロセッサによって消費される電力の量を削減する方
法や手法を提供することが望まれる。
路に対する低電力の用途が急増し続けているので、その
ような素子または回路によって消費される電力の量を節
約するための手法を工夫することがますます重要にな
る。パイプラインされた信号プロセッサが必要以上に多
くの電力を消費する状況を識別し、それらの状況におい
てプロセッサによって消費される電力の量を削減する方
法や手法を提供することが望まれる。
【０００４】
【課題を解決するための手段】要約すると、本発明の一
実施例に従うと、集積回路（ＩＣ）の中に埋め込まれた
パイプラインされた信号プロセッサの電力消費を削減す
る方法は、ＩＣに電力を印加した後に、次のステップか
ら構成される。内部で生成された十分な数量のクロック
・パルスをパイプラインされた信号プロセッサに印加し
て、信号プロセッサのパイプラインの中の少くとも一つ
のバスをあらかじめ決められた状態に置くようにする。
実施例に従うと、集積回路（ＩＣ）の中に埋め込まれた
パイプラインされた信号プロセッサの電力消費を削減す
る方法は、ＩＣに電力を印加した後に、次のステップか
ら構成される。内部で生成された十分な数量のクロック
・パルスをパイプラインされた信号プロセッサに印加し
て、信号プロセッサのパイプラインの中の少くとも一つ
のバスをあらかじめ決められた状態に置くようにする。
【０００５】要約すると、本発明のもう一つの実施例に
従うと、集積回路は以下から構成される。パイプライン
された信号プロセッサのためのパワーアップ・リセット
回路。このパワーアップ・リセット回路は、カウンタと
ディジタル信号オシレータを含む。このディジタル信号
オシレータとカウンタは、あらかじめ決められた数量の
クロック・パルスを実質的にパワーアップ信号に応答し
て提供するような配列に接続される。この配列は、パイ
プラインされた信号プロセッサに接続されるように調整
される。
従うと、集積回路は以下から構成される。パイプライン
された信号プロセッサのためのパワーアップ・リセット
回路。このパワーアップ・リセット回路は、カウンタと
ディジタル信号オシレータを含む。このディジタル信号
オシレータとカウンタは、あらかじめ決められた数量の
クロック・パルスを実質的にパワーアップ信号に応答し
て提供するような配列に接続される。この配列は、パイ
プラインされた信号プロセッサに接続されるように調整
される。
【０００６】
【発明の実施の形態】発明として考慮されるこの主題
は、本明細書の結論部分に詳細に示され明瞭に請求され
ている。しかし、本発明は、構成と動作方法の両方に関
して、特長、目的、およびその利点と共に、添付の図面
とあわせて読むとき以下の詳細な説明を参照することに
よって最も良く理解されよう。
は、本明細書の結論部分に詳細に示され明瞭に請求され
ている。しかし、本発明は、構成と動作方法の両方に関
して、特長、目的、およびその利点と共に、添付の図面
とあわせて読むとき以下の詳細な説明を参照することに
よって最も良く理解されよう。
【０００７】図１は、本発明に従う、たとえばデジタル
信号プロセッサ（ＤＳＰ）のような、パイプラインされ
た信号プロセッサのためのパワーアップ・リセット回路
の実施例５００を図示する。もちろん、本発明の適用範
囲はＤＳＰに限定されないことが認識される。一例とし
て、たとえば、マイクロプロセッサや、たとえばＡＳＩ
Ｃのような特定目的の信号プロセッサのような他の信号
プロセッサは、図１で示す実施例のような、本発明に従
うパワーアップ・リセット回路の実施例を使用すること
ができる。実施例５００は、図４に示したような、パイ
プラインされたＤＳＰを含む集積回路（ＩＣ）上で提供
される。もちろん、本発明の適用範囲はこの特定のＤＳ
Ｐに限定されない。図１で示されるように、実施例５０
０はデジタル信号オシレータ１００とカウンタ２００を
含む。この特定な実施例の中で、ディジタル信号オシレ
ータはリング・オシレータで構成される。さらに、本発
明はこの点での適用範囲の中で制限されないけれども、
リング・オシレータとカウンタは、パワーアップ信号に
実質的に応答してあらかじめ決められた数量のクロック
・パルスをパイプラインされたＤＳＰに提供するような
配列に接続される。この特定の実施例の中で、パワーア
ップ信号はＩＣによって内部で生成されるが、本発明の
適用範囲はこの点で限定されない。あらかじめ決められ
た数量のクロック・パルスを実行すると、より詳細には
以下に説明されるように、ＤＳＰパイプラインは、あら
かじめ決められた低電力状態に置かれる。もちろん、あ
らかじめ決められた数量のクロック・パルスはまた、回
路動作の他の様相に関連した理由のために、あらかじめ
決められた状態にＤＳＰパイプラインを置くのに必要な
数量よりも多くのクロック・パルスを含むことができ
る。
信号プロセッサ（ＤＳＰ）のような、パイプラインされ
た信号プロセッサのためのパワーアップ・リセット回路
の実施例５００を図示する。もちろん、本発明の適用範
囲はＤＳＰに限定されないことが認識される。一例とし
て、たとえば、マイクロプロセッサや、たとえばＡＳＩ
Ｃのような特定目的の信号プロセッサのような他の信号
プロセッサは、図１で示す実施例のような、本発明に従
うパワーアップ・リセット回路の実施例を使用すること
ができる。実施例５００は、図４に示したような、パイ
プラインされたＤＳＰを含む集積回路（ＩＣ）上で提供
される。もちろん、本発明の適用範囲はこの特定のＤＳ
Ｐに限定されない。図１で示されるように、実施例５０
０はデジタル信号オシレータ１００とカウンタ２００を
含む。この特定な実施例の中で、ディジタル信号オシレ
ータはリング・オシレータで構成される。さらに、本発
明はこの点での適用範囲の中で制限されないけれども、
リング・オシレータとカウンタは、パワーアップ信号に
実質的に応答してあらかじめ決められた数量のクロック
・パルスをパイプラインされたＤＳＰに提供するような
配列に接続される。この特定の実施例の中で、パワーア
ップ信号はＩＣによって内部で生成されるが、本発明の
適用範囲はこの点で限定されない。あらかじめ決められ
た数量のクロック・パルスを実行すると、より詳細には
以下に説明されるように、ＤＳＰパイプラインは、あら
かじめ決められた低電力状態に置かれる。もちろん、あ
らかじめ決められた数量のクロック・パルスはまた、回
路動作の他の様相に関連した理由のために、あらかじめ
決められた状態にＤＳＰパイプラインを置くのに必要な
数量よりも多くのクロック・パルスを含むことができ
る。
【０００８】図１で示されるように、この特定の実施例
の中では、本配列はさらにマルチプレクサ（ＭＵＸ）３
００、ＯＲゲート４９５、ＡＮＤゲート４００、インバ
ータ回路６００を含む。
の中では、本配列はさらにマルチプレクサ（ＭＵＸ）３
００、ＯＲゲート４９５、ＡＮＤゲート４００、インバ
ータ回路６００を含む。
【外２】 つまり、この特定の実施例の中で「プロセス内のパワー
アップ・リセット」の反転の信号は、少くともこのリセ
ット動作の後に「低レベル」になる。このように、ＰＵ
ＲＩＰ信号、つまり「プロセス内のパワーアップ・リセ
ット」信号は、インバータ回路６００により「高レベ
ル」になる。ＰＵＲＩＰ信号を提供する特定の回路は図
１の中に明示的に示されていないけれども、多くの異な
る実施例が可能である。たとえば、ＰＵＲＩＰ信号を得
るためにカウンタ２００の最上位ビット（ＭＳＢ）を反
転にすることで十分である。
アップ・リセット」の反転の信号は、少くともこのリセ
ット動作の後に「低レベル」になる。このように、ＰＵ
ＲＩＰ信号、つまり「プロセス内のパワーアップ・リセ
ット」信号は、インバータ回路６００により「高レベ
ル」になる。ＰＵＲＩＰ信号を提供する特定の回路は図
１の中に明示的に示されていないけれども、多くの異な
る実施例が可能である。たとえば、ＰＵＲＩＰ信号を得
るためにカウンタ２００の最上位ビット（ＭＳＢ）を反
転にすることで十分である。
【０００９】インバータ回路６００の出力信号が「高レ
ベル」状態へ移行した後、この信号は、図示したような
ＯＲゲート４９５を通して、内部に由来するかまたは内
部で生成されたリセット信号として、パイプラインされ
たＤＳＰへ印加することができる。図１の中で特別に示
されていないけれども、この内部リセット信号は、パイ
プラインされたＤＳＰの中の一つ以上のレジスタをクリ
アするために使用されることがある。
ベル」状態へ移行した後、この信号は、図示したような
ＯＲゲート４９５を通して、内部に由来するかまたは内
部で生成されたリセット信号として、パイプラインされ
たＤＳＰへ印加することができる。図１の中で特別に示
されていないけれども、この内部リセット信号は、パイ
プラインされたＤＳＰの中の一つ以上のレジスタをクリ
アするために使用されることがある。
【００１０】最終的には、この特定の実施例の中で反転
の
の
【外３】 集積回路への電力の印加のために高レベルになる。この
ように、イネーブル信号、ＥＮは、ＡＮＤゲート４００
を通してリング・オシレータ１００に印加されることが
ある。ＥＮ信号は、この実施例の中ではリング・オシレ
ータ１００により生成されたクロック信号、ＣＫを起動
する。図示されるように、イネーブル信号、ＥＮは、Ａ
ＮＤゲート４００により生成され、同様にＭＵＸ３００
に印加されることがある。イネーブル信号、ＥＮ、をＭ
ＵＸ３００へ印加することの望ましい効果は、ＭＵＸ３
００を通してパイプラインされたＤＳＰに提供される信
号として、リング・オシレータ出力信号を選択すること
である。その代わりに、リング・オシレータの出力信号
が選択されなかった場合、この特定の実施例の中でＭＵ
Ｘ３００はパイプラインされたＤＳＰに、集積回路のピ
ンまたは端子（図示しない）に接続された外部に由来す
るクロック信号のような、外部に由来するクロック信号
を提供することができる。この外部に由来する信号のＭ
ＵＸ３００への接続は、図１の中で「クロック・イン」
と表示されたＭＵＸ３００への入力ポートにより示され
る。
ように、イネーブル信号、ＥＮは、ＡＮＤゲート４００
を通してリング・オシレータ１００に印加されることが
ある。ＥＮ信号は、この実施例の中ではリング・オシレ
ータ１００により生成されたクロック信号、ＣＫを起動
する。図示されるように、イネーブル信号、ＥＮは、Ａ
ＮＤゲート４００により生成され、同様にＭＵＸ３００
に印加されることがある。イネーブル信号、ＥＮ、をＭ
ＵＸ３００へ印加することの望ましい効果は、ＭＵＸ３
００を通してパイプラインされたＤＳＰに提供される信
号として、リング・オシレータ出力信号を選択すること
である。その代わりに、リング・オシレータの出力信号
が選択されなかった場合、この特定の実施例の中でＭＵ
Ｘ３００はパイプラインされたＤＳＰに、集積回路のピ
ンまたは端子（図示しない）に接続された外部に由来す
るクロック信号のような、外部に由来するクロック信号
を提供することができる。この外部に由来する信号のＭ
ＵＸ３００への接続は、図１の中で「クロック・イン」
と表示されたＭＵＸ３００への入力ポートにより示され
る。
【００１１】この実施例の中で、クロック信号をパイプ
ラインされたＤＳＰに提供することに加えて、図１の中
で図示されるように、クロック信号、ＣＫ、はカウンタ
２００に提供される。したがって、いったんリング・オ
シレータ１００がイネーブルされ、内部リセット信号
が、先に記述された方法のように、パイプラインされた
ＤＳＰに印加されて、ＤＳＰパイプラインの中のレジス
タを「クリアする」、たとえば、レジスタをあらかじめ
決められた信号状態に置くと、クロック信号、ＣＫは、
パイプラインされたＤＳＰに印加することができて、今
パイプライン・レジスタの内容を構成するあらかじめ決
められた信号がパイプラインを通して「クロック」され
て、パイプラインが「クリアされる」またはあらかじめ
決められた状態に置かれるようにする。
ラインされたＤＳＰに提供することに加えて、図１の中
で図示されるように、クロック信号、ＣＫ、はカウンタ
２００に提供される。したがって、いったんリング・オ
シレータ１００がイネーブルされ、内部リセット信号
が、先に記述された方法のように、パイプラインされた
ＤＳＰに印加されて、ＤＳＰパイプラインの中のレジス
タを「クリアする」、たとえば、レジスタをあらかじめ
決められた信号状態に置くと、クロック信号、ＣＫは、
パイプラインされたＤＳＰに印加することができて、今
パイプライン・レジスタの内容を構成するあらかじめ決
められた信号がパイプラインを通して「クロック」され
て、パイプラインが「クリアされる」またはあらかじめ
決められた状態に置かれるようにする。
【００１２】このプロセスが実行されなかった場合、パ
イプラインのステップは、特にパイプラインされたＤＳ
Ｐのための一つ以上のバスは、その代わりに、未知の状
態を占める可能性がある。これはいくつかの不利益をも
たらす。第一に、これは、一つ以上のパイプライン・バ
スのような、いろいろなステップのパイプラインを、不
必要に追加の電力を消費する状態にすることがある。た
とえば、いろいろなバス・ドライバが矛盾する状態にあ
ることができて、特定のバス・ドライバの状態によって
は、バスの競合または浮動のノードになる可能性があ
る。その代わりに、パイプラインのステップをあらかじ
め決められた状態に置くことは、この余分のまたは追加
の電力が不必要に消費されないことを保証するのに役立
つ。さらに、該当する信号を内部で生成することは、外
部で生成された信号以上に効果を提供する。たとえば、
信号を内部で生成することは、不必要に追加の電力を消
費する外部基板に電力を供給することを避ける。さら
に、内部信号はより高速に生成することができて、典型
的には比較的高速であり、電力消費の低減の観点から追
加のエネルギーの節減になる。内部信号はより高速に生
成される。なぜなら、ＶT に到達すると信号生成が開始
するからであり、以前に説明されたように、ＶTは比較
的低い電圧である。また、オンチップのオシレータと比
較すると、外部オシレータは信号を安定させ生成するの
に追加の時間を必要とすることがある。さらに、外部信
号は低周波のクロック・パルスを通常提供するので、内
部信号は典型的に高速であり、いろいろな異なるチップ
環境を満足するだろう。さらに、パイプラインされたＤ
ＳＰを使用するためには、ステップをクリアする、たと
えばパイプラインのステップをあらかじめ決められた状
態に置くことが望ましい。さもないと、予測できない結
果が得られることがあり、実際のパイプライン動作を行
うには望ましくないだろう。
イプラインのステップは、特にパイプラインされたＤＳ
Ｐのための一つ以上のバスは、その代わりに、未知の状
態を占める可能性がある。これはいくつかの不利益をも
たらす。第一に、これは、一つ以上のパイプライン・バ
スのような、いろいろなステップのパイプラインを、不
必要に追加の電力を消費する状態にすることがある。た
とえば、いろいろなバス・ドライバが矛盾する状態にあ
ることができて、特定のバス・ドライバの状態によって
は、バスの競合または浮動のノードになる可能性があ
る。その代わりに、パイプラインのステップをあらかじ
め決められた状態に置くことは、この余分のまたは追加
の電力が不必要に消費されないことを保証するのに役立
つ。さらに、該当する信号を内部で生成することは、外
部で生成された信号以上に効果を提供する。たとえば、
信号を内部で生成することは、不必要に追加の電力を消
費する外部基板に電力を供給することを避ける。さら
に、内部信号はより高速に生成することができて、典型
的には比較的高速であり、電力消費の低減の観点から追
加のエネルギーの節減になる。内部信号はより高速に生
成される。なぜなら、ＶT に到達すると信号生成が開始
するからであり、以前に説明されたように、ＶTは比較
的低い電圧である。また、オンチップのオシレータと比
較すると、外部オシレータは信号を安定させ生成するの
に追加の時間を必要とすることがある。さらに、外部信
号は低周波のクロック・パルスを通常提供するので、内
部信号は典型的に高速であり、いろいろな異なるチップ
環境を満足するだろう。さらに、パイプラインされたＤ
ＳＰを使用するためには、ステップをクリアする、たと
えばパイプラインのステップをあらかじめ決められた状
態に置くことが望ましい。さもないと、予測できない結
果が得られることがあり、実際のパイプライン動作を行
うには望ましくないだろう。
【００１３】特定のパイプラインされたＤＳＰまたは使
用される他の信号プロセッサに依存して、パイプライン
をあらかじめ決められた状態に置くためには、あらかじ
め決められた数量のクロック・パルスをパイプラインに
印加しなければならないだけである。もちろん、以前に
説明したように、同様に他の理由のために、追加のクロ
ック・パルスが提供されることがある。このように、あ
らかじめ決められた数量のクロック・パルスがリング・
オシレータ１００のようなカウンタ２００に印加された
後、図１のインバータ回路６００により発生された信号
が「低レベル」状態を達成するように、カウンタ２００
が構成されることがある。図１に示したように、これが
ＡＮＤゲート４００を通してリング・オシレータ１００
の動作を停止させて、図１の中で「リセット・イン」で
示される外部に由来するリセット信号と、外部に由来す
るクロック信号が、以前に説明されたように、内部で生
成されたリセット信号、および内部で生成されたクロッ
ク信号、ＣＫ、に代わって、今やパイプラインされたＤ
ＳＰに印加されることができることを保証する。
用される他の信号プロセッサに依存して、パイプライン
をあらかじめ決められた状態に置くためには、あらかじ
め決められた数量のクロック・パルスをパイプラインに
印加しなければならないだけである。もちろん、以前に
説明したように、同様に他の理由のために、追加のクロ
ック・パルスが提供されることがある。このように、あ
らかじめ決められた数量のクロック・パルスがリング・
オシレータ１００のようなカウンタ２００に印加された
後、図１のインバータ回路６００により発生された信号
が「低レベル」状態を達成するように、カウンタ２００
が構成されることがある。図１に示したように、これが
ＡＮＤゲート４００を通してリング・オシレータ１００
の動作を停止させて、図１の中で「リセット・イン」で
示される外部に由来するリセット信号と、外部に由来す
るクロック信号が、以前に説明されたように、内部で生
成されたリセット信号、および内部で生成されたクロッ
ク信号、ＣＫ、に代わって、今やパイプラインされたＤ
ＳＰに印加されることができることを保証する。
【００１４】図６は、図１で示された実施例のいろいろ
な信号の時間的な関連を示しているタイミング図であ
る。図６で示したように、６つの内部で生成されたクロ
ック・パルスがＤＳＰパイプラインをあらかじめ決めら
れた状態に置くために提供される。けれどもこれは単に
図示の目的のためだけであり、本発明は適用範囲の中で
この点で限定されない。クロック・パルスの数量は、も
ちろん特定の実施例に依存するものである。
な信号の時間的な関連を示しているタイミング図であ
る。図６で示したように、６つの内部で生成されたクロ
ック・パルスがＤＳＰパイプラインをあらかじめ決めら
れた状態に置くために提供される。けれどもこれは単に
図示の目的のためだけであり、本発明は適用範囲の中で
この点で限定されない。クロック・パルスの数量は、も
ちろん特定の実施例に依存するものである。
【００１５】図２は、本発明に従うパイプラインされた
信号プロセッサのためのパワーアップ・リセット回路の
別の実施例５０５を図示している概略図である。図示さ
れるように、実施例５１０は、ＡＮＤゲート４１０、リ
ング・オシレータ１１０、ＭＵＸ３１０、カウンタ２１
０、インバータ回路６１０およびＯＲゲート５０５を含
む。それに加えて、実施例５１０はカウンタ２２０とク
ロック発生器７１０を含む。クロック発生器７１０は、
たとえばタイミング動作が十分に調整されることを保証
するために、ＤＳＰ回路のような、他の回路部分に提供
されることのできるクロック信号を提供する。このこと
は、ＤＳＰまたは他の信号プロセッサがＩＣに埋め込ま
れている場合にここでは特に望ましい。典型的には、そ
のようなクロック発生器は、この実施例の中でＭＵＸ３
１０を通して提供されるような、クロック信号を何らか
の方法で修正する。図１で示された実施例と比較する
と、図２で示された実施例５１０は、クロック発生器７
１０を起動するまたはリセットするために追加の信号を
生成する。図示されるように、クロック発生器７１０
は、ＭＵＸ３１０を通して提供されたクロック信号にゲ
ート制御される。しかし、カウンタ２１０とカウンタ２
２０は両方とも、電力を節約するためにあらかじめ決め
られた数量のクロック・パルスだけに到達するように回
路を構成されている。この特定の実施例の中では、しか
し、カウンタ２２０はカウンタ２１０の前で数えるのを
やめる。さらに、第一のあらかじめ決められた数量のク
ロック・パルスに到達すると、図２で示されるように、
カウンタ２２０は信号を反転の
信号プロセッサのためのパワーアップ・リセット回路の
別の実施例５０５を図示している概略図である。図示さ
れるように、実施例５１０は、ＡＮＤゲート４１０、リ
ング・オシレータ１１０、ＭＵＸ３１０、カウンタ２１
０、インバータ回路６１０およびＯＲゲート５０５を含
む。それに加えて、実施例５１０はカウンタ２２０とク
ロック発生器７１０を含む。クロック発生器７１０は、
たとえばタイミング動作が十分に調整されることを保証
するために、ＤＳＰ回路のような、他の回路部分に提供
されることのできるクロック信号を提供する。このこと
は、ＤＳＰまたは他の信号プロセッサがＩＣに埋め込ま
れている場合にここでは特に望ましい。典型的には、そ
のようなクロック発生器は、この実施例の中でＭＵＸ３
１０を通して提供されるような、クロック信号を何らか
の方法で修正する。図１で示された実施例と比較する
と、図２で示された実施例５１０は、クロック発生器７
１０を起動するまたはリセットするために追加の信号を
生成する。図示されるように、クロック発生器７１０
は、ＭＵＸ３１０を通して提供されたクロック信号にゲ
ート制御される。しかし、カウンタ２１０とカウンタ２
２０は両方とも、電力を節約するためにあらかじめ決め
られた数量のクロック・パルスだけに到達するように回
路を構成されている。この特定の実施例の中では、しか
し、カウンタ２２０はカウンタ２１０の前で数えるのを
やめる。さらに、第一のあらかじめ決められた数量のク
ロック・パルスに到達すると、図２で示されるように、
カウンタ２２０は信号を反転の
【外４】 に提供する。カウンタ２２０からこの信号を提供する回
路は図示されていないが、カウンタ２２０の最上位ビッ
ト（ＭＳＢ）を使用するような多くの実施例の内の一つ
で十分である。このように、クロック発生器７１０はリ
セットされて、クロック発生器７１０で発生されたクロ
ック信号が、リング・オシレータ１１０で発生または生
成されたクロック信号と整合されたエッジを持つことを
許容するようにすることができる。同様に、カウンタ２
１０は第二のあらかじめ決められた数量のクロック・パ
ルスに到達するように回路を構成され、この実施例では
この第二のあらかじめ決められた数量は第一のあらかじ
め決められた数量より大きくしている。図１で示された
実施例のためのカウンタ２００に関して記述されたよう
に、この第二のあらかじめ決められた数量のクロック・
パルスに到達すると、この特定の実施例のカウンタ２１
０は信号をインバータ回路６１０に提供する。再び、図
５が上に記述された実施例に対するいろいろな信号の時
間的な関係を図示しているタイミング図である。
路は図示されていないが、カウンタ２２０の最上位ビッ
ト（ＭＳＢ）を使用するような多くの実施例の内の一つ
で十分である。このように、クロック発生器７１０はリ
セットされて、クロック発生器７１０で発生されたクロ
ック信号が、リング・オシレータ１１０で発生または生
成されたクロック信号と整合されたエッジを持つことを
許容するようにすることができる。同様に、カウンタ２
１０は第二のあらかじめ決められた数量のクロック・パ
ルスに到達するように回路を構成され、この実施例では
この第二のあらかじめ決められた数量は第一のあらかじ
め決められた数量より大きくしている。図１で示された
実施例のためのカウンタ２００に関して記述されたよう
に、この第二のあらかじめ決められた数量のクロック・
パルスに到達すると、この特定の実施例のカウンタ２１
０は信号をインバータ回路６１０に提供する。再び、図
５が上に記述された実施例に対するいろいろな信号の時
間的な関係を図示しているタイミング図である。
【００１６】図３は、本発明に従うパイプラインされた
信号プロセッサのためのパワーアップ・リセット回路の
さらにもう一つの実施例を示している概略図である。こ
の特定の実施例、５２０は、ＡＮＤゲート４２０、リン
グ・オシレータ１２０、ＭＵＸ３２０、カウンタ２２
５、ＯＲゲート５１５、およびインバータ回路６２０を
含む。それに加えて、この特定の実施例は排他的ＯＲゲ
ート７２０を含む。本発明に従うパイプラインされた信
号プロセッサのためのパワーアップ・リセット回路のこ
の特定の実施例の動作は、以前に記述された実施例に類
似している。しかし、この特定の実施例の中では、排他
的ＯＲゲート７２０は、不都合な状況のもとでも満足な
回路動作を保証するように「バックアップ」機構として
含められている。さらに詳細には、何らかの未知の理由
のために、本発明に従うパイプラインされた信号プロセ
ッサのためのパワーアップ・リセット回路が希望どおり
に機能しない場合に、排他的ＯＲゲート７２０が、排他
的ＯＲゲート７２０とＭＵＸ３２０を通して、外部に由
来するクロック信号をパイプラインされた信号プロセッ
サに供給することのできる機構を提供して、それでもな
おパイプラインされた信号プロセッサの正常な動作が起
きるようにする。
信号プロセッサのためのパワーアップ・リセット回路の
さらにもう一つの実施例を示している概略図である。こ
の特定の実施例、５２０は、ＡＮＤゲート４２０、リン
グ・オシレータ１２０、ＭＵＸ３２０、カウンタ２２
５、ＯＲゲート５１５、およびインバータ回路６２０を
含む。それに加えて、この特定の実施例は排他的ＯＲゲ
ート７２０を含む。本発明に従うパイプラインされた信
号プロセッサのためのパワーアップ・リセット回路のこ
の特定の実施例の動作は、以前に記述された実施例に類
似している。しかし、この特定の実施例の中では、排他
的ＯＲゲート７２０は、不都合な状況のもとでも満足な
回路動作を保証するように「バックアップ」機構として
含められている。さらに詳細には、何らかの未知の理由
のために、本発明に従うパイプラインされた信号プロセ
ッサのためのパワーアップ・リセット回路が希望どおり
に機能しない場合に、排他的ＯＲゲート７２０が、排他
的ＯＲゲート７２０とＭＵＸ３２０を通して、外部に由
来するクロック信号をパイプラインされた信号プロセッ
サに供給することのできる機構を提供して、それでもな
おパイプラインされた信号プロセッサの正常な動作が起
きるようにする。
【００１７】図４Ａはパイプラインされた信号プロセッ
サの一実施例を図示している高レベルの概略図である
が、本発明は適用範囲の中でこの特定のパイプラインさ
れた信号プロセッサに限定されない。パイプラインされ
た信号プロセッサは周知の技術であり、この特定の実施
例、９５は単に事例の目的だけに提供している。
サの一実施例を図示している高レベルの概略図である
が、本発明は適用範囲の中でこの特定のパイプラインさ
れた信号プロセッサに限定されない。パイプラインされ
た信号プロセッサは周知の技術であり、この特定の実施
例、９５は単に事例の目的だけに提供している。
【００１８】図示されるように、実施例９５はプログラ
ム・アドレス制御部１５を含む。プログラム・アドレス
制御部１５は、たとえばカウンタ（図示しない）によっ
てアドレス指定することができる。カウンタのような、
プログラム・アドレス制御部に提供されるバイナリー・
ディジタル信号の結果として、プログラム・アドレス制
御部１５は、バイナリー・ディジタル信号の形式で、命
令アドレス信号バス１０を通して、プログラム・メモリ
２５に命令アドレス信号を提供することができる。この
特定の実施例の中で、プログラム・アドレス制御部１５
は、プログラム・メモリ２５の中で記憶されているプロ
グラムを実行するための命令をアドレス指定するように
動作する。このように、この特定のパイプラインされた
信号プロセッサは「ハーバード・アーキテクチャ」の形
式で図示されるが、本発明の適用範囲はこの点で適用範
囲に限定されない。
ム・アドレス制御部１５を含む。プログラム・アドレス
制御部１５は、たとえばカウンタ（図示しない）によっ
てアドレス指定することができる。カウンタのような、
プログラム・アドレス制御部に提供されるバイナリー・
ディジタル信号の結果として、プログラム・アドレス制
御部１５は、バイナリー・ディジタル信号の形式で、命
令アドレス信号バス１０を通して、プログラム・メモリ
２５に命令アドレス信号を提供することができる。この
特定の実施例の中で、プログラム・アドレス制御部１５
は、プログラム・メモリ２５の中で記憶されているプロ
グラムを実行するための命令をアドレス指定するように
動作する。このように、この特定のパイプラインされた
信号プロセッサは「ハーバード・アーキテクチャ」の形
式で図示されるが、本発明の適用範囲はこの点で適用範
囲に限定されない。
【００１９】命令アドレス信号バス１０を通して提供さ
れる命令アドレス信号の結果として、プログラム・メモ
リ２５がアドレス指定されて、命令アドレス信号によっ
て示された特定のメモリ位置に記憶されている命令デー
タ信号を提供する。それから、この命令データ信号は命
令データ信号バス２０を通して制御部３５に提供され
る。命令データ信号を命令データ信号バス２０を通して
受け取った結果として、制御部３５はデコーダ４５に信
号を提供する。デコーダ４５は、制御部３５により提供
された信号を、デコードされた命令信号にデコードす
る。
れる命令アドレス信号の結果として、プログラム・メモ
リ２５がアドレス指定されて、命令アドレス信号によっ
て示された特定のメモリ位置に記憶されている命令デー
タ信号を提供する。それから、この命令データ信号は命
令データ信号バス２０を通して制御部３５に提供され
る。命令データ信号を命令データ信号バス２０を通して
受け取った結果として、制御部３５はデコーダ４５に信
号を提供する。デコーダ４５は、制御部３５により提供
された信号を、デコードされた命令信号にデコードす
る。
【００２０】さらに図４Ａで図示したように、このデコ
ードされた命令信号の部分は、論理演算装置（ＡＬＵ）
７５およびデータ・アドレス指定装置（ＤＡＵ）５５に
提供される。このように、この特定の実施例の中で、デ
コーダ４５によって提供されたデコードされた命令信号
の一部が、論理演算装置によって実行される動作の信号
を論理演算装置７５に出す。同様に、デコーダ４５によ
って提供されたデコードされた命令信号のもう一つの部
分が、ＡＬＵ７５により動作されるオペランドを含んで
いるデータ・メモリ６５の中のアドレス位置の信号をＤ
ＡＵ５５に出す。したがって、ＤＡＵ５５に提供された
デコードされた命令信号の一部分が、データ・メモリ６
５にデータ・アドレス信号バス３０を通して提供された
データ・アドレス信号を結果としてもたらす。同様に、
バス３０を通して提供されたデータ・アドレス信号の結
果として、データ・メモリ６５は、信号をデータ信号バ
ス４０に提供し、さらにそれによってＡＬＵ７５まで提
供する。データ・メモリ６５によりＡＬＵ７５までバス
４０を通して提供されたデータ信号は、ＡＬＵ７５に提
供されたデコードされた命令信号の一部によって示され
た方法で動作されることになる。さらに、このように、
追加の命令が実行されることがある。たとえば、次のデ
コードされた命令に対して、一つ以上前に提供されたデ
ータ信号でＡＬＵ７５によって実行された動作の結果
が、データ・メモリ６５にデータ信号バス４０を通して
今提供されて、ＤＡＵ５５からデータ・アドレス信号バ
ス３０を通してデータ・メモリ６５に提供されたデータ
・アドレス信号に基づいて決定された記憶場所に記憶さ
れることになる。同様に、このデータ・アドレス信号
は、ＤＡＵ５５に提供されたデコードされた命令信号の
一部に基づくことがある。もう一つの例では、その代わ
りに、動作の結果はＡＬＵ７５によって動作されて、そ
の動作はデータ・メモリ６５から得られたもう一つのデ
ータ信号を含むことができる。
ードされた命令信号の部分は、論理演算装置（ＡＬＵ）
７５およびデータ・アドレス指定装置（ＤＡＵ）５５に
提供される。このように、この特定の実施例の中で、デ
コーダ４５によって提供されたデコードされた命令信号
の一部が、論理演算装置によって実行される動作の信号
を論理演算装置７５に出す。同様に、デコーダ４５によ
って提供されたデコードされた命令信号のもう一つの部
分が、ＡＬＵ７５により動作されるオペランドを含んで
いるデータ・メモリ６５の中のアドレス位置の信号をＤ
ＡＵ５５に出す。したがって、ＤＡＵ５５に提供された
デコードされた命令信号の一部分が、データ・メモリ６
５にデータ・アドレス信号バス３０を通して提供された
データ・アドレス信号を結果としてもたらす。同様に、
バス３０を通して提供されたデータ・アドレス信号の結
果として、データ・メモリ６５は、信号をデータ信号バ
ス４０に提供し、さらにそれによってＡＬＵ７５まで提
供する。データ・メモリ６５によりＡＬＵ７５までバス
４０を通して提供されたデータ信号は、ＡＬＵ７５に提
供されたデコードされた命令信号の一部によって示され
た方法で動作されることになる。さらに、このように、
追加の命令が実行されることがある。たとえば、次のデ
コードされた命令に対して、一つ以上前に提供されたデ
ータ信号でＡＬＵ７５によって実行された動作の結果
が、データ・メモリ６５にデータ信号バス４０を通して
今提供されて、ＤＡＵ５５からデータ・アドレス信号バ
ス３０を通してデータ・メモリ６５に提供されたデータ
・アドレス信号に基づいて決定された記憶場所に記憶さ
れることになる。同様に、このデータ・アドレス信号
は、ＤＡＵ５５に提供されたデコードされた命令信号の
一部に基づくことがある。もう一つの例では、その代わ
りに、動作の結果はＡＬＵ７５によって動作されて、そ
の動作はデータ・メモリ６５から得られたもう一つのデ
ータ信号を含むことができる。
【００２１】もちろん典型的には、パイプライン動作の
シーケンスは同期させられるか、または同期クロック信
号（図示しない）によって制御される。動作のこのシー
ケンスは、この特定の実施例の中で８つのクロック・パ
ルスから構成される４つの命令サイクルを図示している
図４Ｂのタイミング図に描写される。このように、図４
Ｂのタイミング図は、この特定の実施例の中で、４つの
命令サイクルまたは８つのクロック・パルスを使って、
たとえば図４Ａのデータ信号バス４０のようなパイプラ
イン・バスをあらかじめ決められた状態に置いて、以前
に説明したように、電力消費を低減するようにする事例
を示している。図４Ｂで示されるように、命令サイクル
１の２つのクロック・パルスの期間、命令アドレス信号
は命令アドレス信号バス１０上に置かれる。命令サイク
ル２の第一のクロック・パルスの期間、命令データ信号
は信号バス２０上に提供される。同様に、第二の命令サ
イクルの第二のクロック・パルスの期間、デコードされ
た命令信号の一部はＤＡＵ５５に提供される。第三の命
令サイクルの第一のクロック・パルスの期間、デコード
された命令信号のもう一つの部分はＡＬＵ７５に提供さ
れる。同様に、第三の命令サイクルの第一のクロック・
パルスの期間、データ・アドレス信号は信号バス３０上
に提供される。このように、図４で示されるように、信
号バス４０の状態は第四の命令サイクルの第二のクロッ
ク・パルスの完了によって決定される。これがパワーア
ップの後にパイプラインによって実行される第一の命令
であると仮定すると、この特定の実施例では、これはパ
イプラインをあらかじめ決められた状態に置くために４
つの命令サイクルまたは８つのクロック・パルスをとる
ことを示す。このように、この特定の実施例では、第四
の命令サイクルの第二のクロック・パルスの前にパイプ
ライン・バスの状態を予測することは難しく、したがっ
て、必要以上に多くの電力がむしろ消費されることにな
る。もちろん、本発明に従うパイプラインされた信号プ
ロセッサのためのパワーアップ・リセット回路の実施例
に対して、パイプラインの少くとも一つのバスをあらか
じめ決められた状態に置くことによって効果を得ること
ができる。
シーケンスは同期させられるか、または同期クロック信
号（図示しない）によって制御される。動作のこのシー
ケンスは、この特定の実施例の中で８つのクロック・パ
ルスから構成される４つの命令サイクルを図示している
図４Ｂのタイミング図に描写される。このように、図４
Ｂのタイミング図は、この特定の実施例の中で、４つの
命令サイクルまたは８つのクロック・パルスを使って、
たとえば図４Ａのデータ信号バス４０のようなパイプラ
イン・バスをあらかじめ決められた状態に置いて、以前
に説明したように、電力消費を低減するようにする事例
を示している。図４Ｂで示されるように、命令サイクル
１の２つのクロック・パルスの期間、命令アドレス信号
は命令アドレス信号バス１０上に置かれる。命令サイク
ル２の第一のクロック・パルスの期間、命令データ信号
は信号バス２０上に提供される。同様に、第二の命令サ
イクルの第二のクロック・パルスの期間、デコードされ
た命令信号の一部はＤＡＵ５５に提供される。第三の命
令サイクルの第一のクロック・パルスの期間、デコード
された命令信号のもう一つの部分はＡＬＵ７５に提供さ
れる。同様に、第三の命令サイクルの第一のクロック・
パルスの期間、データ・アドレス信号は信号バス３０上
に提供される。このように、図４で示されるように、信
号バス４０の状態は第四の命令サイクルの第二のクロッ
ク・パルスの完了によって決定される。これがパワーア
ップの後にパイプラインによって実行される第一の命令
であると仮定すると、この特定の実施例では、これはパ
イプラインをあらかじめ決められた状態に置くために４
つの命令サイクルまたは８つのクロック・パルスをとる
ことを示す。このように、この特定の実施例では、第四
の命令サイクルの第二のクロック・パルスの前にパイプ
ライン・バスの状態を予測することは難しく、したがっ
て、必要以上に多くの電力がむしろ消費されることにな
る。もちろん、本発明に従うパイプラインされた信号プ
ロセッサのためのパワーアップ・リセット回路の実施例
に対して、パイプラインの少くとも一つのバスをあらか
じめ決められた状態に置くことによって効果を得ること
ができる。
【００２２】本発明に従うパイプラインされた信号プロ
セッサのためのパワーアップ・リセット回路の実施例
は、図１、図２、図３で示される実施例のように、いろ
いろな動作を実行するように構成することができる。集
積回路に埋め込まれた実施例に対して、リセット信号
は、外部に由来するリセット信号を受け取るためのリセ
ット端子のような、集積回路に接続された端子（図示し
ない）を通して集積回路に提供されたリセット信号に関
係なく、集積回路上で内部でアクティブにできる。同様
に、たとえばディジタル信号オシレータのような内部ク
ロック・ソースが、クロック信号をこの期間に提供する
ことができる。一方で、集積回路のピンや端子（図示し
ない）を通して入手できるような、外部に由来するクロ
ック信号は阻止される。内部クロック・ソースは、パイ
プラインの少なくとも一つのバスをクリアしたり、リセ
ットしたり、またはあらかじめ決められた状態にするの
に十分な数量のクロック・パルスを提供するように動作
する。最終的に、内部クロック・ソースは電力を節約す
るために停止させることができる。そして、内部リセッ
ト無視はキャンセルされるか、または非アクティブにす
ることができる。
セッサのためのパワーアップ・リセット回路の実施例
は、図１、図２、図３で示される実施例のように、いろ
いろな動作を実行するように構成することができる。集
積回路に埋め込まれた実施例に対して、リセット信号
は、外部に由来するリセット信号を受け取るためのリセ
ット端子のような、集積回路に接続された端子（図示し
ない）を通して集積回路に提供されたリセット信号に関
係なく、集積回路上で内部でアクティブにできる。同様
に、たとえばディジタル信号オシレータのような内部ク
ロック・ソースが、クロック信号をこの期間に提供する
ことができる。一方で、集積回路のピンや端子（図示し
ない）を通して入手できるような、外部に由来するクロ
ック信号は阻止される。内部クロック・ソースは、パイ
プラインの少なくとも一つのバスをクリアしたり、リセ
ットしたり、またはあらかじめ決められた状態にするの
に十分な数量のクロック・パルスを提供するように動作
する。最終的に、内部クロック・ソースは電力を節約す
るために停止させることができる。そして、内部リセッ
ト無視はキャンセルされるか、または非アクティブにす
ることができる。
【００２３】パイプラインされた信号プロセッサのため
のパワーアップ・リセット回路は、図１、図２、図３の
実施例によって示されるように、多くの効果を提供す
る。たとえば、パイプラインされた信号プロセッサの初
期状態設定は、たとえば、集積回路への電力の自動的な
印加として特徴づけることができる。さらに詳細には、
反転の
のパワーアップ・リセット回路は、図１、図２、図３の
実施例によって示されるように、多くの効果を提供す
る。たとえば、パイプラインされた信号プロセッサの初
期状態設定は、たとえば、集積回路への電力の自動的な
印加として特徴づけることができる。さらに詳細には、
反転の
【外５】 がＶDDに到達した後、有効なクロック信号が集積回路に
印加されることになる場合、ＤＳＰまたは他のプロセッ
サを、外部に由来する第一のクロック・パルスで第一の
命令を実行するためのレディ状態に置くことができる。
これは、オーバーヘッドを減少させ、回路をこのレディ
状態に置くために外部に由来するクロック・パルスを使
用することを避けさせる効果がある。同様に、本発明に
従うパイプラインされた信号プロセッサのためのパワー
アップ・リセット回路の別の実施例の中で、たとえば、
電源「グリッチ」または他の信号異常が集積回路上のＤ
ＳＰまたは他のプロセッサの動作を妨害するかまたは中
断させる場合、使用されたこの配列は、信号プロセッサ
のパイプラインをレディ状態に置くために「自動的に」
適当な信号を提供することができる。典型的に、そのよ
うな電源異常は外部で感知されるけれども、これは本発
明に従うパイプラインされた信号プロセッサのためのパ
ワーアップ・リセット回路の実施例を含む集積回路によ
って達成することができる。本発明に従うパイプライン
された信号プロセッサのためのパワーアップ・リセット
回路のさらにもう一つの実施例の中で、この回路は、パ
ワーアップの期間にいろいろな初期状態設定タスクを実
行するように構成することができる。またこの回路は、
これらのタスクが完了されるとき、活動休止状態または
あらかじめ決められた状態に戻ることができる。このア
プローチの利点は、割込み信号を受領すると後続のプロ
セッサ動作が引き起こされることであり、このことはパ
イプラインをあらかじめ決められた状態に置くことに関
連したオーバーヘッドを再び減少させる。これは、いろ
いろな初期状態設定動作がすでに完了しているからであ
る。さらに、以前に述べたように、パイプラインをあら
かじめ決められた状態に置くことは電力消費をも削減す
ることができる。
印加されることになる場合、ＤＳＰまたは他のプロセッ
サを、外部に由来する第一のクロック・パルスで第一の
命令を実行するためのレディ状態に置くことができる。
これは、オーバーヘッドを減少させ、回路をこのレディ
状態に置くために外部に由来するクロック・パルスを使
用することを避けさせる効果がある。同様に、本発明に
従うパイプラインされた信号プロセッサのためのパワー
アップ・リセット回路の別の実施例の中で、たとえば、
電源「グリッチ」または他の信号異常が集積回路上のＤ
ＳＰまたは他のプロセッサの動作を妨害するかまたは中
断させる場合、使用されたこの配列は、信号プロセッサ
のパイプラインをレディ状態に置くために「自動的に」
適当な信号を提供することができる。典型的に、そのよ
うな電源異常は外部で感知されるけれども、これは本発
明に従うパイプラインされた信号プロセッサのためのパ
ワーアップ・リセット回路の実施例を含む集積回路によ
って達成することができる。本発明に従うパイプライン
された信号プロセッサのためのパワーアップ・リセット
回路のさらにもう一つの実施例の中で、この回路は、パ
ワーアップの期間にいろいろな初期状態設定タスクを実
行するように構成することができる。またこの回路は、
これらのタスクが完了されるとき、活動休止状態または
あらかじめ決められた状態に戻ることができる。このア
プローチの利点は、割込み信号を受領すると後続のプロ
セッサ動作が引き起こされることであり、このことはパ
イプラインをあらかじめ決められた状態に置くことに関
連したオーバーヘッドを再び減少させる。これは、いろ
いろな初期状態設定動作がすでに完了しているからであ
る。さらに、以前に述べたように、パイプラインをあら
かじめ決められた状態に置くことは電力消費をも削減す
ることができる。
【００２４】集積回路に埋め込まれたパイプラインされ
た信号プロセッサの電力消費を削減する方法の実施例
は、以下のようにして実現可能である。最初に、電力は
集積回路に、つまり集積回路の外部端子または接続部の
ようなものに印加される。同様に、パワーアップ・リセ
ット信号は集積回路の内部で生成することができる。そ
れから、内部で生成されたリセット信号は、信号プロセ
ッサのパイプラインに、つまり少くとも一つのレジスタ
のようなものに印加される。たとえば、以前に記述した
ように、図１に示した実施例に対して、カウンタ２００
はリセットされて、図１に示した実施例のＯＲゲート４
９５を通したりして、信号プロセッサのパイプラインに
提供される内部で生成されたリセット信号を結果として
生じる。内部で生成された十分な数量のクロック・パル
スは、それから、信号プロセッサのパイプラインの少く
とも一つのバスをあらかじめ決められた状態に置くよう
に、信号プロセッサのパイプラインに印加される。たと
えば、図１で示した実施例に関して以前に記述したよう
に、図１のリング・オシレータ１００のようなディジタ
ル信号オシレータはイネーブルされる。そして、リング
・オシレータによって発生されたクロック信号は、図１
のＭＵＸ３００を通したりして、パイプラインされた信
号プロセッサに提供される。さらに、ディジタル信号オ
シレータによって発生された内部で生成されたクロック
・パルスはまた、図１に示した実施例に対するカウンタ
２００のような、カウンタに提供される。そして、あら
かじめ決められた数量のクロック・パルスに到達する
と、リング・オシレータ１００のような、ディジタル信
号オシレータに提供されたイネーブル信号は、オシレー
タを停止させるために状態を変化させ、それによって電
力を節約する。同様に、以前に記述したように、図１で
示したパイプラインされた信号プロセッサに関して、こ
の十分な数量のクロック・パルスが完了すると、パイプ
ラインされた信号プロセッサの一つ以上のバスは電力消
費を削減するためにあらかじめ決められた状態に置かれ
る。
た信号プロセッサの電力消費を削減する方法の実施例
は、以下のようにして実現可能である。最初に、電力は
集積回路に、つまり集積回路の外部端子または接続部の
ようなものに印加される。同様に、パワーアップ・リセ
ット信号は集積回路の内部で生成することができる。そ
れから、内部で生成されたリセット信号は、信号プロセ
ッサのパイプラインに、つまり少くとも一つのレジスタ
のようなものに印加される。たとえば、以前に記述した
ように、図１に示した実施例に対して、カウンタ２００
はリセットされて、図１に示した実施例のＯＲゲート４
９５を通したりして、信号プロセッサのパイプラインに
提供される内部で生成されたリセット信号を結果として
生じる。内部で生成された十分な数量のクロック・パル
スは、それから、信号プロセッサのパイプラインの少く
とも一つのバスをあらかじめ決められた状態に置くよう
に、信号プロセッサのパイプラインに印加される。たと
えば、図１で示した実施例に関して以前に記述したよう
に、図１のリング・オシレータ１００のようなディジタ
ル信号オシレータはイネーブルされる。そして、リング
・オシレータによって発生されたクロック信号は、図１
のＭＵＸ３００を通したりして、パイプラインされた信
号プロセッサに提供される。さらに、ディジタル信号オ
シレータによって発生された内部で生成されたクロック
・パルスはまた、図１に示した実施例に対するカウンタ
２００のような、カウンタに提供される。そして、あら
かじめ決められた数量のクロック・パルスに到達する
と、リング・オシレータ１００のような、ディジタル信
号オシレータに提供されたイネーブル信号は、オシレー
タを停止させるために状態を変化させ、それによって電
力を節約する。同様に、以前に記述したように、図１で
示したパイプラインされた信号プロセッサに関して、こ
の十分な数量のクロック・パルスが完了すると、パイプ
ラインされた信号プロセッサの一つ以上のバスは電力消
費を削減するためにあらかじめ決められた状態に置かれ
る。
【００２５】ここで図示され説明されたのは本発明の限
られた特性だけであるが、あまり多くの変更、代替え、
変更または同等物は、技術に熟練した人々に思い浮かば
ないであろう。したがって、添付された請求項は、本発
明の真の技術的思想の範囲内にあるそのような修正や変
更を全てカバーすることを意図していることが理解され
るべきである。
られた特性だけであるが、あまり多くの変更、代替え、
変更または同等物は、技術に熟練した人々に思い浮かば
ないであろう。したがって、添付された請求項は、本発
明の真の技術的思想の範囲内にあるそのような修正や変
更を全てカバーすることを意図していることが理解され
るべきである。
【図１】本発明に従うパイプラインされた信号プロセッ
サのためのパワーアップ・リセット回路の一実施例を示
す概略図である。
サのためのパワーアップ・リセット回路の一実施例を示
す概略図である。
【図２】本発明に従うパイプラインされた信号プロセッ
サのためのパワーアップ・リセット回路の別の実施例を
示す概略図である。
サのためのパワーアップ・リセット回路の別の実施例を
示す概略図である。
【図３】本発明に従うパイプラインされた信号プロセッ
サのためのパワーアップ・リセット回路のもう一つの実
施例を示す概略図である。
サのためのパワーアップ・リセット回路のもう一つの実
施例を示す概略図である。
【図４Ａ】パイプラインされた信号プロセッサの実施例
を示す概略図である。
を示す概略図である。
【図４Ｂ】本実施例と関連するタイミング図である。
【図５】図２で示された実施例に対する各種の信号の時
間的な関連を示すタイミング図である。
間的な関連を示すタイミング図である。
【図６】図１で示された実施例に対する各種の信号の時
間的な関連を示すタイミング図である。
間的な関連を示すタイミング図である。
１００ デジタル信号オシレータ（リング・オシレー
タ） ２００ カウンタ ３００ マルチプレクサ ４００ ＡＮＤゲート ４９５ ＯＲゲート ５００ 実施例 ６００ インバータ回路
タ） ２００ カウンタ ３００ マルチプレクサ ４００ ＡＮＤゲート ４９５ ＯＲゲート ５００ 実施例 ６００ インバータ回路
Claims (7)
- 【請求項１】 パイプラインされた信号プロセッサのた
めのパワーアップ・リセット回路から構成される集積回
路において、前記パワーアップ・リセット回路は、カウ
ンタ（２００）と、デジタル信号オシレータ（１００）
とを含み、 前記ディジタル信号オシレータと前記カウンタは、実質
的に 【外１】 に応答してあらかじめ決められた数量のクロック・パル
スを提供するような配列に接続されていて、該オシレー
タはマルチプレクサ（３００）に接続されていて、 ここで、前記マルチプレクサはパワーアップの期間、前
記ディジタル信号オシレータを最初に選択して、その
後、前記パイプライン・プロセッサへのクロック・パル
スのソースとして、動作クロック（クロック）ソースを
選択することを特徴とする集積回路。 - 【請求項２】 あらかじめ決められた数量のクロック・
パルスは、前記パイプラインされた信号プロセッサの少
くとも一つのバスをあらかじめ決められた状態に置くた
めに十分な数量のクロック・パルスから構成されること
を特徴とする請求項１記載の集積回路。 - 【請求項３】 前記デジタル信号オシレータ（１００）
がリング・オシレータから構成されることを特徴とする
請求項１記載の集積回路。 - 【請求項４】 前記パイプラインされた信号プロセッサ
が、パイプラインされたＤＳＰ、パイプラインされたＡ
ＳＩＣおよびパイプラインされたマイクロプロセサから
実質的に成っているグループから選択されたパイプライ
ンされた信号プロセッサから構成されることを特徴とす
る請求項１記載の集積回路。 - 【請求項５】 請求項１記載の集積回路において、 前記カウンタは第一のカウンタ（２１０）から構成され
ていて、 前記ディジタル信号オシレータと前記第一のカウンタが
接続される前記配列は、第一のあらかじめ決められた数
量のクロック・パルスを提供するように接続された配列
から構成されていて、 この配列はさらに第二のカウンタ（２２０）から構成さ
れていて、 前記ディジタル信号オシレータと前記第二のカウンタ
は、第二のあらかじめ決められた数量のクロック・パル
スの後にクロックオシレータリセット信号を提供するよ
うな配列に接続されていて、 前記第一のあらかじめ決められた数量のクロック・パル
スは前記第二のあらかじめ決められた数量のクロック・
パルスを上回ることを特徴とする集積回路。 - 【請求項６】 請求項１記載の集積回路において、 前記配列がさらに排他的なＯＲゲート（７２０）で構成
されていて、 前記排他的なＯＲゲートは、あらかじめ決められた数量
のクロック・パルスから実質的に構成されるグループか
ら選択されたクロック信号と外部に由来するクロック信
号とを提供するように前記配列の中で接続されているこ
とを特徴とする集積回路。 - 【請求項７】 パワーアップ信号が内部で生成されたパ
ワーアップ信号から構成されることを特徴とする請求項
１記載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/438720 | 1995-05-11 | ||
| US08/438,720 US5559458A (en) | 1995-05-11 | 1995-05-11 | Reset circuit for a pipelined signal processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08328860A true JPH08328860A (ja) | 1996-12-13 |
Family
ID=23741750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8115949A Withdrawn JPH08328860A (ja) | 1995-05-11 | 1996-05-10 | パイプラインされた信号プロセッサのためのリセット回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5559458A (ja) |
| JP (1) | JPH08328860A (ja) |
| KR (1) | KR960043184A (ja) |
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| KR100253076B1 (ko) * | 1997-05-02 | 2000-05-01 | 윤종용 | 순차 로직들을 위한 파워-온 리셋 회로(power-on reset circuit for sequential logics) |
| US6173436B1 (en) * | 1997-10-24 | 2001-01-09 | Vlsi Technology, Inc. | Standard cell power-on-reset circuit |
| JP3368815B2 (ja) * | 1997-11-10 | 2003-01-20 | 日本電気株式会社 | フリップフロップ回路 |
| US6980037B1 (en) * | 1998-09-16 | 2005-12-27 | Cirrus Logic, Inc. | Power on reset techniques for an integrated circuit chip |
| US6473852B1 (en) * | 1998-10-30 | 2002-10-29 | Fairchild Semiconductor Corporation | Method and circuit for performing automatic power on reset of an integrated circuit |
| US6445661B1 (en) * | 1999-08-11 | 2002-09-03 | Oak Technology, Inc. | Circuit, disk controller and method for calibrating a high precision delay of an input signal |
| US6651176B1 (en) * | 1999-12-08 | 2003-11-18 | Hewlett-Packard Development Company, L.P. | Systems and methods for variable control of power dissipation in a pipelined processor |
| US6362668B1 (en) * | 2000-03-23 | 2002-03-26 | Cypress Semiconductor Corp. | Circuit and method for frequency generator control |
| US6760675B1 (en) | 2001-07-19 | 2004-07-06 | Itt Manufacturing Enterprises, Inc. | Adjustable high current and high voltage pulse generator |
| US8395426B2 (en) * | 2005-05-19 | 2013-03-12 | Broadcom Corporation | Digital power-on reset controller |
| KR100897297B1 (ko) | 2008-02-15 | 2009-05-14 | 주식회사 하이닉스반도체 | 반도체 집적회로의 리셋 신호 생성 장치 및 방법 |
| CN201421585Y (zh) * | 2009-03-19 | 2010-03-10 | 鸿富锦精密工业（深圳）有限公司 | 重置信号产生电路 |
| KR20170035734A (ko) * | 2015-09-23 | 2017-03-31 | 에스케이하이닉스 주식회사 | 반도체장치 |
| TWI656742B (zh) * | 2018-07-31 | 2019-04-11 | 慧榮科技股份有限公司 | 振盪器裝置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5414307A (en) * | 1992-09-30 | 1995-05-09 | At&T Corp. | Power reset circuit |
-
1995
- 1995-05-11 US US08/438,720 patent/US5559458A/en not_active Expired - Lifetime
-
1996
- 1996-05-10 JP JP8115949A patent/JPH08328860A/ja not_active Withdrawn
- 1996-05-10 KR KR1019960015398A patent/KR960043184A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960043184A (ko) | 1996-12-23 |
| US5559458A (en) | 1996-09-24 |
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