KR960043184A - 집적 회로 - Google Patents

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KR960043184A
KR960043184A KR1019960015398A KR19960015398A KR960043184A KR 960043184 A KR960043184 A KR 960043184A KR 1019960015398 A KR1019960015398 A KR 1019960015398A KR 19960015398 A KR19960015398 A KR 19960015398A KR 960043184 A KR960043184 A KR 960043184A
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KR1019960015398A
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토마스 홀러 2세 폴
Original Assignee
제이. 에이치. 폭스
에이티앤드티 아이피엠 코포레이션
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract

본 발명의 일실시예에 따르면, 집적 회로(IC)에 전력을 인가한 후, 그 IC에 내장된 파이프라인형 신호 처리기의 전력 소모를 줄이는 방안은, 충분한 수의 내부 발생 클럭 펄스를 파이프라인형 프로세서에 인가하여, 신호 처리기 파이프라인의 적어도 하나의 버스가 사전설정된 상태로 배치되도록 하는 단계를 포함한다.
본 발명의 다른 실시예에 따르면, IC는 파이프라인형 신호 처리기용 파워-업 리셋 회로(power-up reset circuit)를 포함한다. 파워-업 리셋 회로는 카운터 및 디지탈 신호 발진기를 포함한다. 디지탈 신호 발지기 및 카운터는 하나의 구성내에서 파워-업 신호에 실질적으로 응답하여 사전설정된 수의 클럭 펄스가 제공되도록 결합된다. 그 구성은 파이프라인형 신호 처리기와 접속하는데 적용된다.

Description

집적 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 파이프라인형 신호 처리기용 파워 업 리셋 회로의 실시예를 도시한 배선도, 제2도는 본 발명에 따른 파이프라인형 신호 처리용 파워 업 리셋 회로의 다른 실시예를 도시한 배선도.

Claims (7)

  1. 집적 회로에 있어서, 상기 집적 회로는, 파이프라인형 신호 처리기(a piplined signal processor)용 파워-업 리셋 회로(a power-up reset circuit)를 포함하고; 상기 파워-업 리셋 회로는 , 디지탈 신호 발진기(a digital signal oscillator)(100)와; 카운터(200)를 포함하되; 상기 디지탈 신호 발전기 및 상기 카운터는 하나의 구성(a configuration)내에서 접속되고, 파워-업 신호(a power-up signal)에 실질적으로 응답하여 사전설정된 수의 클럭 펄스를 발생하고, 상기 발진기는 멀티플렉서(300)에 접속되며; 상기 멀티플렉서는 파워-업 주기 동안 상기 디지탈 신호 발진기를 초기에 선택하고, 이어서 동작 클럭(an operatitional clock)(CLOCK)을 상기 파이프라인형 처리기에 대한 클럭 펄스의 소스로서 선택하는 집적 회로.
  2. 제1항에 있어서, 상기 사전설정된 수의 클럭 펄스는 상기 파이프라인형 신호처리기의 적어도 하나의 버스를 사전설정된 상태(a predetermined state)로 배치하는데 충분한 수의 클럭 펄스를 포함하는 집적 회로.
  3. 제1항에 있어서, 상기 디지탈 신호 발진기(100)는 링 반진기(a ring-oscillator)를 포함하는 집적 회로.
  4. 제1항에 있어서, 상기 파이프라인형 신호 처리기는 파이프라인형 DSP(a piplined digital signal processor), 파이프라인형 ASIC(a piplined application specific integrated circuit) 및 파이프라인형 마이크로프로세서(a piplined microprocessor)로 본질적으로 구성되는 그룹으로부터 선택되는 파이프라인형 신호 처리기(a piplined signal processor)를 포함하는 집적 회로.
  5. 제1항에 있어서, 상기 카운터는 제1카운터(210)를 포함하고; 상기 디지탈 신호 발진기 및 상기 제1카운터가 접속되는 상기 구성은 제1사전설정된 수의 클럭 펄스를 발생하도록 접속된 구성을 포함하며; 상기 구성은 제2카운터(220)를 더 포함하고; 상기 디지탈 신호 발진기 및 상기 제2카운터는 상기 구성내에서 제2사전설정된 수의 클럭 펄스 이후에 클럭 발생 리셋 신호(a clock generator reset signal)가 제공되도록 접속되고; 상기 제1사전설정된 수의 클럭 펄스는 상기 제2사전설정된 수의 클럭 펄스를 초과하는 집적 회로.
  6. 제1항에 있어서, 상기 구성은 배타적 OR 게이트(an exclusive OR gate)(720)를 더 포함하고, 상기 배타적 OR 게이트는 상기 구성내에서 상기 사전설정된 수의 클럭 펄스 및 외부 도출 클럭 신호(an externally-derived clock signal)로 본질적으로 구성되는 그룹으로부터 선택된 클럭 신호가 제공되도록 접속되는 집적 회로.
  7. 제1항에 있어서, 상기 파워-업 신호는 내부 발생 파워-업 신호(an internally generated power-up signal)을 포함하는 집적 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960015398A 1995-05-11 1996-05-10 집적 회로 KR960043184A (ko)

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JPH08328860A (ja) 1996-12-13

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