JPH11136109A - パワーオンリセット回路 - Google Patents

Abstract

(57)【要約】 【課題】 電源電圧の立ち上がり時に電子回路を確実に
リセットすることのできるパワーオンリセット回路を提
供する。 【解決手段】 パワーオンリセット回路は、電子回路と
しての処理回路１に供給される電源電圧Ｖddの立ち上が
りに伴い動作を開始して、処理回路１の各部にリセット
信号を供給するためのリセット信号線ＲＬの一端ＴA
に、ハイレベルのリセット信号を出力するリセット信号
発生回路２９と、リセット信号線ＲＬの最終端部ＴB の
信号レベルを遅延させて出力する遅延回路３３と、遅延
回路３３の出力がハイレベルになると、その後、電源電
圧Ｖddの供給が停止されるまでの間、リセット信号発生
回路２９によるリセット信号の出力を禁止するリセット
解除回路３１とを備えている。このため、リセット信号
線ＲＬでの信号伝搬遅延や電源電圧Ｖddの立ち上がり特
性等に関わらず、処理回路１を確実にリセットできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子回路に供給さ
れる電源電圧の立ち上がり時にその電子回路へリセット
信号を与えて、該電子回路の動作開始時における誤動作
を防止するパワーオンリセット回路に関する。

【０００２】

【従来の技術】従来より、この種のパワーオンリセット
回路としては、電源電圧の立ち上がり時に、その電源電
圧の立ち上がり波形を遅延させた遅延信号が所定の電圧
に達するまでの間、リセット対象の電子回路へリセット
信号を出力する、といった構成のものが知られている
（例えば、特開昭６３−２２１７１１号公報）。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
パワーオンリセット回路では、電子回路の各部を確実に
リセットすることができない可能性がある。つまり、一
般に、電子回路内には、その電子回路の各部にリセット
信号を供給するためのリセット信号線が配設されてお
り、パワーオンリセット回路は、そのリセット信号線の
一端にリセット信号を出力することとなる。ところが、
上記リセット信号線には信号の伝搬遅延があるため、電
子回路の各部にリセット信号が到達する前にパワーオン
リセット回路がリセット信号の出力を止めてしまう可能
性があり、その場合には、電子回路を確実にリセットす
ることができなくなってしまうのである。

【０００４】特に、上記従来のパワーオンリセット回路
では、電源電圧の立ち上がりが急峻な場合ほど、リセッ
ト信号の出力時間が短くなるため、電子回路を確実にリ
セットできない可能性が大きくなってしまう。本発明
は、こうした問題に鑑みなされたものであり、電源電圧
の立ち上がり時に電子回路を確実にリセットすることの
できるパワーオンリセット回路を提供することを目的と
している。

【０００５】

【課題を解決するための手段、及び発明の効果】上記目
的を達成するためになされた本発明のパワーオンリセッ
ト回路では、リセット信号発生回路が、リセット対象の
電子回路に供給される電源電圧の立ち上がりに伴って動
作を開始し、前記電子回路の各部にリセット信号を供給
するためのリセット信号線の一端ＴA に前記リセット信
号を出力する。

【０００６】そして、リセット信号線の前記一端ＴA と
は異なる所定の端部ＴB にリセット信号発生回路からの
リセット信号が到達すると、リセット解除回路が、その
後、前記電源電圧の供給が停止されるまでの間、リセッ
ト信号発生回路がリセット信号を出力するのを禁止し
て、電子回路に対するリセットを解除する。

【０００７】つまり、本発明のパワーオンリセット回路
では、電子回路へのリセット信号の出力を従来回路の如
く一方的に止めてしまうのではなく、電子回路の各部に
リセット信号を供給するリセット信号線の所定の端部Ｔ
B にリセット信号が到達したことを確認してから、リセ
ット信号の出力を止めるようにしている。

【０００８】よって、本発明のパワーオンリセット回路
によれば、リセット信号線における信号の伝搬遅延や電
源電圧の立ち上がり特性等に関わらず、リセット信号線
の前記一端ＴA から前記所定の端部ＴB までの経路によ
ってリセット信号が供給される電子回路内の各部を確実
にリセットすることができる。

【０００９】特に、請求項２に記載の如く、リセット信
号線の前記所定の端部ＴB を、そのリセット信号線の端
部のうちでリセット信号発生回路からのリセット信号が
最後に到達する最終端部としておけば、電子回路の各部
をより確実にリセットして、その電子回路の動作開始時
における誤動作を確実に防止することができる。

【００１０】また、本発明のパワーオンリセット回路に
おいて、請求項３に記載の如く、遅延回路を追加して設
け、その遅延回路が、リセット信号線の前記所定の端部
ＴBにリセット信号が到達してからリセット解除回路が
前記リセット信号の出力禁止（即ち、リセット信号発生
回路がリセット信号を出力するのを禁止する動作）を行
うまでの時間を、所定時間だけ遅延させるように構成す
れば、電子回路の各部をより一層確実にリセットするこ
とができる。

【００１１】つまり、電子回路の各部がリセット信号を
受けてから実際にリセット状態となるまでの時間が大き
くても、電子回路のリセットを確実に行って、その電子
回路の動作開始時における誤動作を防止することができ
るのである。また、このような遅延回路を設ければ、リ
セット信号線の前記所定の端部ＴB が該リセット信号線
の前記最終端部でない場合でも、電子回路の確実なリセ
ットが可能となる。

【００１２】ところで、本発明のパワーオンリセット回
路は、請求項４に記載の如く、電源電圧として、電池
（例えば乾電池）に蓄えられた電力による電源電圧を受
けて動作する、センサ回路や携帯機器の回路などの電子
回路に適用される場合に特に有効である。

【００１３】これは、電子回路が電池駆動の場合には、
電力量が限られているため、電源電圧の立ち上がりを急
峻にして無駄な電力消費を抑制する必要があるが、この
場合、電源電圧の立ち上がり状態を検出してパワーオン
リセットを解除する従来の方式では、十分なリセットを
かけることができなくなってしまう。これに対して、本
発明のパワーオンリセット回路によれば、電源電圧の立
ち上がりが急峻であっても、電子回路に確実にリセット
をかけることができるからである。

【００１４】

【発明の実施の形態】以下、本発明が適用された実施形
態のパワーオンリセット回路について、図１〜図３を用
いて説明する。尚、以下に説明する実施形態のパワーオ
ンリセット回路は、電源電圧（本実施形態では５Ｖ）Ｖ
ddを受けて動作する電子回路としての信号処理回路（以
下、処理回路という）１に対して、上記電源電圧Ｖddの
立ち上がり時に、ハイレベルがアクティブレベルである
リセット信号を与えるものである。そして、このパワー
オンリセット回路は、上記処理回路１と同様に電源電圧
Ｖddを受けて動作する。

【００１５】［第１実施形態］まず図１は、第１実施形
態のパワーオンリセット回路を表す回路図である。図１
に示すように、本第１実施形態のパワーオンリセット回
路は、一方の入力端子Ａ1 に電源電圧Ｖddが入力された
イクスクルーシブオアゲート（以下、ＥＸオアゲートと
いう）３と、ＥＸオアゲート３の出力をレベル反転して
出力するインバータ５と、そのインバータ５の出力をレ
ベル反転し、そのレベル反転した信号を処理回路１内に
配設されたリセット信号線ＲＬの一端ＴA へ出力するイ
ンバータ７とを備えている。

【００１６】更に、本第１実施形態のパワーオンリセッ
ト回路は、リセット信号線ＲＬの上記一端ＴA とは異な
る最終端部ＴB の信号レベルを順次レベル反転して出力
する偶数個（本実施形態では４個）のインバータ９，１
１，１３，１５と、そのインバータ９〜１５のうちで最
終段に配置されたインバータ１５の出力端子と接地電位
（０Ｖ）との間に接続された信号積分用のコンデンサ１
７と、一方の入力端子Ｃ1 がインバータ１５の出力端子
に接続されたノアゲート１９と、ノアゲート１９の出力
をレベル反転し、そのレベル反転した信号をＥＸオアゲ
ート３の他方の入力端子Ａ2 に出力するインバータ２１
と、一方の入力端子Ｂ1 にインバータ５の出力が入力さ
れ、他方の入力端子Ｂ2 にインバータ２１の出力が入力
されて、インバータ５の出力とインバータ２１の出力と
の論理積信号をノアゲート１９の他方の入力端子Ｃ2 に
出力するアンドゲート２３とを備えている。

【００１７】また、本第１実施形態のパワーオンリセッ
ト回路には、ノアゲート１９の入力端子Ｃ1 を接地電位
にプルダウンする抵抗器２５と、ＥＸオアゲート３の入
力端子Ａ2 を接地電位にプルダウンする抵抗器２７とが
設けられている。そして、このパワーオンリセット回路
においては、ＥＸオアゲート３と２つのインバータ５，
７によりリセット信号発生回路２９が構成されており、
ノアゲート１９，インバータ２１，及びアンドゲート２
３によりリセット解除回路３１が構成されている。そし
て更に、４つのインバータ９〜１５とコンデンサ１７に
より遅延回路３３が構成されている。

【００１８】一方、上記リセット信号線ＲＬは、例えば
図２（Ａ）に示すように、処理回路１の各部（即ち、処
理回路１を構成するラッチやフリップフロップ等の各回
路部分）３５−１，３５−２，３５−３，３５−４，
…，３５−ｎにリセット信号を供給するための配線であ
る。

【００１９】そして、リセット信号線ＲＬは、後述する
ようにパワーオンリセット回路のインバータ７からハイ
レベルのリセット信号が出力されると、そのリセット信
号を、図１の矢印Ｙに示す如く一端ＴA から最終端部Ｔ
B へと伝搬させると共に、その伝搬途中で当該リセット
信号線ＲＬの分岐線により、上記各部３５−１〜３５−
ｎへリセット信号を供給する。そして更に、リセット信
号線ＲＬは、上記各部３５−１〜３５−ｎにリセット信
号が供給されてから、その最終端部ＴB にリセット信号
が到達するように配線されている。

【００２０】尚、図２（Ａ）の例では、リセット信号線
ＲＬが分岐線を有し、その分岐線によって処理回路１の
各部３５−１〜３５−ｎへリセット信号が供給されるよ
うになっているが、リセット信号線ＲＬは、図２（Ｂ）
に示すように、分岐線を有さない一筆書き状に配線し
て、上記各部３５−１〜３５−ｎに順次リセット信号を
供給していくようにしても良い。

【００２１】次に、以上のように構成された本第１実施
形態のパワーオンリセット回路の動作について説明す
る。まず、電源電圧Ｖddの供給が開始されて、その電源
電圧ＶddがＥＸオアゲート３，インバータ５，７，９〜
１５，２１，ノアゲート１９，及びアンドゲート２３の
動作可能な電圧を越えると、本パワーオンリセット回路
が動作を開始する。

【００２２】そして、このような電源電圧Ｖddの立ち上
がりに伴う動作開始時において、ＥＸオアゲート３の入
力レベルは、入力端子Ａ1 の方がハイレベルとなり、入
力端子Ａ2 の方が抵抗器２７の作用によってロウレベル
となるため、ＥＸオアゲート３の出力がハイレベルとな
る。そして更に、ＥＸオアゲート３のハイレベルの出力
が、２つのインバータ５，７を経由して、リセット信号
線ＲＬの一端ＴA にリセット信号として出力される。

【００２３】このようにＥＸオアゲート３及び２つのイ
ンバータ５，７からなるリセット信号発生回路２９は、
電源電圧Ｖddの立ち上がりに伴い動作を開始して、イン
バータ７からリセット信号線ＲＬの一端ＴA に、ハイレ
ベルのリセット信号を出力する。

【００２４】尚、この時点においてリセット解除回路３
１では、アンドゲート２３の入力端子Ｂ1 ，Ｂ2 の入力
レベルがインバータ５からのロウレベルの出力と抵抗器
２５とによって共にロウレベルとなるため、アンドゲー
ト２３の出力はロウレベルとなる。そして、ノアゲート
１９の入力端子Ｃ1 ，Ｃ2 の入力レベルが抵抗器２５と
アンドゲート２３のロウレベルの出力とによって共にロ
ウレベルとなるため、ノアゲート１９の出力はハイレベ
ルとなる。よって、インバータ２１の出力がロウレベル
となり、リセット解除回路３１は、この初期状態、即ち
インバータ２１とアンドゲート２３の出力がロウレベル
で、且つ、ノアゲート１９の出力がハイレベルである状
態で安定する。

【００２５】ここで、リセット信号発生回路２９のイン
バータ７からハイレベルのリセット信号が出力される
と、そのリセット信号は、前述したようにリセット信号
線ＲＬを伝搬し、その結果、処理回路１の各部３５−１
〜３５−ｎがリセットされることとなる。

【００２６】そして、その後、リセット信号線ＲＬの最
終端部ＴB にハイレベルのリセット信号が到達すると、
そのリセット信号は、インバータ９〜１５及びコンデン
サ１７からなる遅延回路３３によって所定の一定時間だ
け遅延された後、ノアゲート１９の入力端子Ｃ1 に入力
される。

【００２７】すると、リセット解除回路３１において、
ノアゲート１９の出力がハイレベルからロウレベルに変
化し、インバータ２１からＥＸオアゲート３の入力端子
Ａ2にハイレベルの電圧が出力されるため、ＥＸオアゲ
ート３の出力がハイレベルからロウレベルに変化する。

【００２８】これにより、インバータ７の出力もハイレ
ベルからロウレベルに変化し、そのインバータ７から出
力されるロウレベルの信号は、前述したリセット信号と
同様に、リセット解除信号としてリセット信号線ＲＬを
伝搬する。そして、その結果、処理回路１に対するリセ
ット（つまり、処理回路１の各部３５−１〜３５−ｎの
リセット）が解除されることとなる。

【００２９】その後、リセット信号線ＲＬの最終端部Ｔ
B から遅延回路３３を経て、ノアゲート１９の入力端子
Ｃ1 にロウレベルの上記リセット解除信号が入力される
こととなるが、この時点において、アンドゲート２３の
一方の入力端子Ｂ1 にはインバータ５からハイレベルの
電圧が入力されていると共に、他方の入力端子Ｂ2 には
インバータ２１からハイレベルの電圧が入力されている
ため、ノアゲート１９の他方の入力端子Ｃ2 には、アン
ドゲート２３からハイレベルの電圧が入力されている。

【００３０】よって、ノアゲート１９の出力はロウレベ
ルのままとなり、本パワーオンリセット回路は、その
後、電源電圧Ｖddの供給が停止されるまでの間、この状
態、即ち、リセット信号発生回路２９のインバータ７か
らリセット信号線ＲＬの一端ＴA へロウレベルの電圧
（リセット解除信号）が出力されるリセット解除状態で
安定することとなる。

【００３１】このように、ノアゲート１９，インバータ
２１，及びアンドゲート２３からなるリセット解除回路
３１は、リセット信号線ＲＬの最終端部ＴB にリセット
信号発生回路２９からのリセット信号が到達すると、そ
の後、電源電圧Ｖddの供給が停止されるまでの間、リセ
ット信号発生回路２９がリセット信号を出力するのを禁
止するのである。

【００３２】以上詳述したように、本第１実施形態のパ
ワーオンリセット回路では、処理回路１へのリセット信
号の出力を一方的に止めてしまうのではなく、処理回路
１の各部３５−１〜３５−ｎにリセット信号を供給する
リセット信号線ＲＬの最終端部ＴB にリセット信号が到
達したことを確認してから、リセット信号の出力を止め
るようにしている。

【００３３】よって、このパワーオンリセット回路によ
れば、リセット信号線ＲＬにおける信号の伝搬遅延や電
源電圧Ｖddの立ち上がり特性等に関わらず、処理回路１
内の各部３５−１〜３５ｎを確実にリセットすることが
できる。そして特に、本第１実施形態のパワーオンリセ
ット回路では、リセット信号線ＲＬの最終端部ＴB にリ
セット信号が到達し、しかも、その後、遅延回路３３に
よる遅延時間が経過してから、リセット解除回路３１
が、リセット信号発生回路２９によるリセット信号の出
力を禁止するようにしているため、処理回路１の各部３
５−１〜３５−ｎをより一層確実にリセットすることが
できる。

【００３４】つまり、上記各部３５−１〜３５−ｎがリ
セット信号を受けてから実際にリセット状態となるまで
の時間が大きくても、処理回路１のリセットを確実に行
って該処理回路１の動作開始時における誤動作を防止す
ることができるのである。尚、本実施形態の如く遅延回
路３３を設ければ、リセット信号発生回路２９からリセ
ット信号が出力される時間を長くすることができるた
め、リセット信号線ＲＬの端部のうちで最終端部ＴB 以
外の端部をインバータ９の入力端子に接続するようにし
ても、処理回路１を確実にリセットすることができる。

【００３５】［第２実施形態］次に図３は、第２実施形
態のパワーオンリセット回路を表す回路図である。図３
に示すように、本第２実施形態のパワーオンリセット回
路は、一方の入力端子Ｄ1 に電源電圧Ｖddが入力された
ナンドゲート４１を備えており、そのナンドゲート４１
の出力端子が、処理回路１内に配設されたリセット信号
線ＲＬの一端ＴA に接続されている。尚、リセット信号
線ＲＬは、第１実施形態の場合と全く同様に、図２
（Ａ）或いは図２（Ｂ）の如く配線されている。

【００３６】そして更に、本第２実施形態のパワーオン
リセット回路は、リセット信号線ＲＬの最終端部ＴB の
信号レベルを一定時間遅延して出力する遅延回路４３
と、一方の入力端子Ｅ1 が遅延回路４３の出力端子に接
続されたノアゲート４５と、ノアゲート４５の出力をレ
ベル反転し、そのレベル反転した信号をナンドゲート４
１の他方の入力端子Ｄ2 とノアゲート４５の他方の入力
端子Ｅ2 とに出力するインバータ４７と、ノアゲート４
５の入力端子Ｅ1 を接地電位にプルダウンする抵抗器４
９と、ナンドゲート４１の入力端子Ｄ2 を接地電位にプ
ルダウンする抵抗器５１とを備えている。

【００３７】尚、遅延回路４３は、第１実施形態の遅延
回路３３と全く同様に、リセット信号線ＲＬの最終端部
ＴB の信号レベルを順次レベル反転して出力する４個の
インバータ９，１１，１３，１５と、そのインバータ９
〜１５のうちで最終段に配置されたインバータ１５の出
力端子と接地電位との間に接続されたコンデンサ１７と
から構成されている（図１参照）。そして、インバータ
１５の出力端子が、当該遅延回路４３の出力端子とし
て、ノアゲート４５の入力端子Ｅ1 に接続されている。

【００３８】また、本第２実施形態のパワーオンリセッ
ト回路では、ナンドゲート４１がリセット信号発生回路
に相当し、ノアゲート４５及びインバータ４７がリセッ
ト解除回路に相当している。次に、以上のように構成さ
れた本第２実施形態のパワーオンリセット回路の動作に
ついて説明する。

【００３９】まず、電源電圧Ｖddの供給が開始されて、
その電源電圧Ｖddがナンドゲート４１，ノアゲート４
５，及びインバータ９〜１５，４７の動作可能な電圧を
越えると、本パワーオンリセット回路が動作を開始す
る。そして、このような電源電圧Ｖddの立ち上がりに伴
う動作開始時において、ナンドゲート４１の入力レベル
は、入力端子Ｄ1 の方がハイレベルとなり、入力端子Ｄ
2 の方が抵抗器５１の作用によってロウレベルとなるた
め、ナンドゲート４１の出力がハイレベルとなる。

【００４０】よって、リセット信号発生回路としてのナ
ンドゲート４１は、電源電圧Ｖddの立ち上がりに伴い動
作を開始して、リセット信号線ＲＬの一端ＴA にハイレ
ベルのリセット信号を出力することとなる。尚、この時
点においては、ノアゲート４５の入力端子Ｅ1 ，Ｅ2 の
入力レベルが抵抗器４９，５１によって共にロウレベル
となるため、ノアゲート４５の出力はハイレベルとな
る。よって、インバータ４７の出力がロウレベルとな
り、リセット解除回路としてのノアゲート４５及びイン
バータ４７は、この初期状態、即ちノアゲート４５の出
力がハイレベルで、且つ、インバータ４７の出力がロウ
レベルである状態で安定する。

【００４１】ここで、ナンドゲート４１からハイレベル
のリセット信号が出力されると、そのリセット信号は、
第１実施形態の場合と全く同様にリセット信号線ＲＬを
伝搬し、その結果、処理回路１の各部３５−１〜３５−
ｎがリセットされることとなる（図２参照）。

【００４２】そして、その後、リセット信号線ＲＬの最
終端部ＴB にハイレベルのリセット信号が到達すると、
そのリセット信号は、遅延回路４３によって一定時間だ
け遅延された後、ノアゲート４５の入力端子Ｅ1 に入力
される。すると、ノアゲート４５の出力がハイレベルか
らロウレベルに変化し、インバータ４７からナンドゲー
ト４１の入力端子Ｄ2 にハイレベルの電圧が出力される
ため、ナンドゲート４１の出力がハイレベルからロウレ
ベルに変化する。

【００４３】そして、ナンドゲート４１から出力される
ロウレベルの信号は、リセット信号と同様に、リセット
解除信号としてリセット信号線ＲＬを伝搬する。その結
果、処理回路１に対するリセットが解除されることとな
る。その後、リセット信号線ＲＬの最終端部ＴB から遅
延回路４３を経て、ノアゲート４５の入力端子Ｅ1 にロ
ウレベルの上記リセット解除信号が入力されることとな
るが、この時点において、ノアゲート４５の一方の入力
端子Ｅ2 にはインバータ４７からハイレベルの電圧が入
力されているため、ノアゲート４５の出力はロウレベル
のままとなり、本パワーオンリセット回路は、その後、
電源電圧Ｖddの供給が停止されるまでの間、この状態、
即ち、ナンドゲート４１からリセット信号線ＲＬの一端
ＴA へロウレベルの電圧（リセット解除信号）が出力さ
れるリセット解除状態で安定することとなる。

【００４４】このように、本第２実施形態のパワーオン
リセット回路においても、ナンドゲート４１が電源電圧
Ｖddの立ち上がりに伴い動作を開始して、リセット信号
線ＲＬの一端ＴA にハイレベルのリセット信号を出力
し、その後、リセット信号線ＲＬの最終端部ＴB にナン
ドゲート４１からのリセット信号が到達して遅延回路４
３による遅延時間が経過すると、ノアゲート４５及びイ
ンバータ４７からなるリセット解除回路が、その後、電
源電圧Ｖddの供給が停止されるまでの間、ナンドゲート
４１がリセット信号を出力するのを禁止するようにして
いる。

【００４５】よって、このパワーオンリセット回路によ
っても、前述した第１実施形態のパワーオンリセット回
路と同様に、リセット信号線ＲＬにおける信号の伝搬遅
延や電源電圧Ｖddの立ち上がり特性等に関わらず、処理
回路１を確実にリセットすることができる。

【００４６】［その他］本発明は、前述した各実施形態
に何ら限定されることなく、本発明の技術的範囲に属す
る限り、種々の形態を採り得ることは言うまでもない。
例えば、前述した第１実施形態のパワーオンリセット回
路において、遅延回路３３は、リセット解除回路３１の
後段、即ちインバータ２１の出力端子とＥＸオアゲート
３の入力端子Ａ2 との間に設けるようにしても良い。

【００４７】また同様に、第２実施形態のパワーオンリ
セット回路において、遅延回路４３は、インバータ４７
の出力端子とナンドゲート４１の入力端子Ｄ2 との間に
設けるようにしても良い。一方、前述した第１及び第２
実施形態では、遅延回路３３，４３を構成するインバー
タ９〜１５の数が４個であったが、その数は、信号の伝
達を遅延させるべき時間に応じて適宜設定することがで
きる。また、コンデンサ１７の静電容量についても同様
である。

【００４８】ところで、前述した各実施形態のパワーオ
ンリセット回路は、特に、乾電池などの電池に蓄えられ
た電力による電源電圧を受けて動作するセンサ回路や携
帯機器の回路（換言すれば、電池にて駆動されるセンサ
回路や携帯機器の回路）に用いる場合に有効となる。具
体的には、図１及び図３において、処理回路１が、セン
サ回路あるいは携帯機器の回路であり、その処理回路１
とパワーオンリセット回路の各部に、電池を電力源とし
た電源電圧Ｖddが、例えば電源スイッチを介して供給さ
れる構成の場合に、特に有効である。

【００４９】つまり、電池駆動のセンサ回路などでは、
電力量が限られているため、電源電圧Ｖddの立ち上がり
を急峻にして無駄な電力消費を抑制する必要がある。よ
って、このような電池駆動のセンサ回路などに対して、
電源電圧Ｖddの立ち上がりを検出してリセットを解除す
る従来方式を採用したのでは、十分なリセットを行うこ
とができなくなる。これに対して、上記各実施形態のパ
ワーオンリセット回路によれば、このような不具合を解
消することができるのである。

【図面の簡単な説明】

【図１】 第１実施形態のパワーオンリセット回路を表
す回路図である。

【図２】 処理回路内に配設されたリセット信号線を説
明する説明図である。

【図３】 第２実施形態のパワーオンリセット回路を表
す回路図である。

【符号の説明】

１…処理回路（電子回路としての信号処理回路） Ｒ
Ｌ…リセット信号線 ３…ＥＸオアゲート（イクスクルーシブオアゲート） ５，７，９〜１５，２１，４７…インバータ １７…
コンデンサ １９，４５…ノアゲート ２３…アンドゲート ２５，２７，４９，５１…抵抗器 ２９…リセット信
号発生回路 ３１…リセット解除回路 ３３，４３…遅延回路
４１…ナンドゲート

Claims (4)

【特許請求の範囲】
1. 【請求項１】 電子回路に供給される電源電圧の立ち上
   がり時に、前記電子回路へリセット信号を与えるパワー
   オンリセット回路であって、 前記電源電圧の立ち上がりに伴い動作を開始して、前記
   電子回路の各部にリセット信号を供給するためのリセッ
   ト信号線の一端に、前記リセット信号を出力するリセッ
   ト信号発生回路と、 前記リセット信号線の前記一端とは異なる所定の端部に
   前記リセット信号発生回路からのリセット信号が到達す
   ると、その後、前記電源電圧の供給が停止されるまでの
   間、前記リセット信号発生回路が前記リセット信号を出
   力するのを禁止するリセット解除回路と、 を備えたことを特徴とするパワーオンリセット回路。
2. 【請求項２】 請求項１に記載のパワーオンリセット回
   路において、 前記リセット信号線の前記所定の端部は、当該リセット
   信号線の端部のうち、前記リセット信号発生回路からの
   リセット信号が最後に到達する最終端部であること、 を特徴とするパワーオンリセット回路。
3. 【請求項３】 請求項１又は請求項２に記載のパワーオ
   ンリセット回路において、 前記リセット信号線の前記所定の端部に前記リセット信
   号が到達してから、前記リセット解除回路が前記リセッ
   ト信号の出力禁止を行うまでの時間を、所定時間だけ遅
   延させる遅延回路を備えていること、 を特徴とするパワーオンリセット回路。
4. 【請求項４】 請求項１ないし請求項３の何れかに記載
   のパワーオンリセット回路において、 前記電子回路は、前記電源電圧として、電池に蓄えられ
   た電力による電源電圧を受けて動作する電子回路である
   こと、 を特徴とするパワーオンリセット回路。