JP4043201B2 - 試験用コネクタを備えた電子回路ユニット - Google Patents
試験用コネクタを備えた電子回路ユニット Download PDFInfo
- Publication number
- JP4043201B2 JP4043201B2 JP2001120089A JP2001120089A JP4043201B2 JP 4043201 B2 JP4043201 B2 JP 4043201B2 JP 2001120089 A JP2001120089 A JP 2001120089A JP 2001120089 A JP2001120089 A JP 2001120089A JP 4043201 B2 JP4043201 B2 JP 4043201B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- circuit
- reset
- terminal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ＪＴＡＧテストと呼ばれる試験法が適用可能な集積回路を有する試験用コネクタを備えた電子回路ユニットに関する。
【０００２】
【従来の技術】
ＪＴＡＧ（Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｕｒｏｕｐ）テストとは、１９９０年にＩＥＥＥによって規格化された試験法の一つであり、高集積化された集積回路の全ての端子を順次走査してテストデータの入出力を行い、集積回路の内部機能やそれがプリント基板に実装されて構成された電子回路ユニット全体の機能を試験する方法である。そのために、集積回路内には試験のための専用の回路が構成される。
【０００３】
図５はこのようなＪＴＡＧテストに対応した従来の試験用コネクタを備えた電子回路ユニットを示し、その構成と試験法について説明する。
【０００４】
プリント配線基板３１にはＪＴＡＧテストに対応した高集積化された集積回路３２が実装される。集積回路３２にはその本来の機能を有する内部回路３２ａやＪＴＡＧテストを行うための専用の回路であるレジスタ３２ｂ、コントローラ３２ｃ等が構成される。また、集積回路３２には内部回路３２ａを周囲の回路に接続するための一般の端子（図示せず）と、レジスタ３２ｂやコントローラ３２ｃにテストデータや制御信号等を入出力する試験用端子３２ｄ乃至３２ｈが設けられる。
【０００５】
さらに、プリント配線基板３１には試験用コネクタ３３が設けられる。試験用コネクタ３３には、データ入力端子３３ａ、テストモード端子３３ｂ、クロック端子３３ｃ、リセット端子３３ｄ、データ出力端子３３ｅが設けられ、それぞれ集積回路３２の試験用端子３２ｄ乃至３２ｈに対応して接続される。
【０００６】
そして、集積回路３２及び電子回路ユニット全体の機能を試験する場合には試験用コネクタ３３を外部の試験装置のコネクタ（図示せず）に接続した状態で試験装置との間でテストデータ等の授受が行われ試験が実施される。以下、その試験法について述べる。
【０００７】
試験装置からは最初にハイレベルのリセット信号ＴＲＳＴがリセット端子３３ｄに入力される。すると、コントローラ３２ｃは初期化されて試験が可能な状態となる。続いてテストモード端子３３ｂに入力されたテストモード信号ＴＭＳによってコントローラ３２ｃは指定されたテストモードに切り替わる。その後、テストデータＴＤＩがデータ入力端子３３ａに入力される。テストデータＴＤＩはレジスタ３２ｂを介して内部回路３２ａに入力される。これによって内部回路３２ａの機能試験が行われる。
【０００８】
内部回路３２ａの機能試験の終了後のテストデータＴＤＯはレジスタ３２ｂを介してデータ出力端子３３ｅに出力され、さらに外部の試験装置に送られる。その後、リセット信号ＴＲＳＴがローレベルとなり、試験が終了する。試験装置は送られてきたテストデータＴＤＯによって試験結果の解析を行い機能の合否の判定をする。
【０００９】
【発明が解決しようとする課題】
上記の従来構成では、試験中にコネクタが試験装置から外れるとリセット端子３３ｄが基準電位点（グランド）から浮いた状態となる。この状態ではリセット端子３３ｄが不安定となるので、正常な試験が行われる保証がなく、従って試験結果の信頼性がなくなる。
【００１０】
本発明では、試験中に試験用コネクタが外れた場合にはそれまでの試験を無効とするように試験を終了させることを目的とする。
【００１１】
【課題を解決するための手段】
以上の課題を解決するため、本発明では、プリント配線基板と、前記プリント配線基板に実装されたＪＴＧテスト可能な集積回路と、前記プリント配線基板に取り付けられた試験用コネクタとを備え、前記集積回路は前記ＪＴＡＧテストを制御するコントローラを有し、前記試験用コネクタには、前記コントローラを前記ＪＴＡＧテストに先立ちリセットするためのリセット信号が外部から入力されるリセット端子を少なくとも設け、前記リセット端子をプルダウン抵抗によって接地し、前記リセット端子と前記コントローラとの間には縦続接続された二段のインバータであって前記集積回路から電源電圧を供給されるインバータを介挿し、前記集積回路は本来の機能を有する内部回路を有し、前記インバータの初段の入力端から次段の出力端までの間のいずれかのポイントと前記内部回路との間には、前記リセット信号のレベルがハイ及びローに変化する毎に前記内部回路を初期化するためのリセット回路を介挿した。
【００１４】
また、前記リセット回路は排他的論理和回路を有し、前記リセット信号を前記排他的論理和回路の一方の入力端に直接入力し、他方の入力端には積分回路を介して入力した。
【００１５】
【発明の実施の形態】
以下、本発明の試験用コネクタを備えた電子回路ユニットを図面に従って説明する。図１は実施形態の構成を示し、図２は図１におけるインバータの具体回路を示し、図３は図１におけるリセット回路の具体回路を示し、図４はリセット回路の動作波形図を示す。
【００１６】
図１において、プリント配線基板１にはＪＴＡＧテストに対応したモデム用の高集積化された集積回路２が実装される。集積回路２にはその本来のモデムの機能を有する内部回路２ａやＪＴＡＧテストを行うための専用の回路であるレジスタ２ｂ、コントローラ２ｃ等が構成される。また、集積回路２には内部回路２ａをリセットする端子２ｉや集積回路２の周囲の回路（図示せず）に接続するための一般の端子（図示せず）と、レジスタ２ｂに接続されてテストデータが入力され、また出力される試験用端子２ｄ、２ｈやコントローラ２ｃに接続されて制御信号等が入力される試験用端子２ｅ乃至２ｇが設けられる。
【００１７】
さらに、プリント配線基板１の端部には試験用コネクタ３が取り付けられる。試験用コネクタ３には、データ入力端子３ａ、テストモード端子３ｂ、クロック端子３ｃ、リセット端子３ｄ、データ出力端子３ｅ等が設けられ、データ入力端子３ａが試験用端子２ｄに、テストモード端子３ｂが試験用端子２ｅに、クロック端子３ｃが試験用端子２ｆにそれぞれプリント配線基板１上で接続される。また、リセット端子３ｄはプルダウン抵抗４によって接地されると共に、縦続接続された二つのインバータ５，６を介して試験用端子２ｇに接続される。インバータ５、６は図２に示すように、それぞれスイッチトランジスタ５ａ、６ａを有しており、各スイッチトランジスタ５ａ、６ａのコレクタにはプルアップ抵抗５ｂ、６ｂを介して電圧が印加されるがその電圧は内部回路２ａに供給されている電源電圧が供給される。
【００１８】
さらに、二段目のインバータ６の出力端と内部回路２ａのリセット端子２ｉとの間にはリセット回路７が介挿される。このリセット回路７は初段のインバータの入力端（すなわち、コネクタ３のリセット端子３ｄ）と内部回路２ａのリセット端子２ｉとの間、もしくは初段のインバータ５の出力端と内部回路２ａのリセット端子２ｉとの間に介挿してもよい。リセット回路７は図３に示すように、排他的論理和回路７ａと、抵抗とコンデンサとによる積分回路７ｂとによって構成され、一方の入力端にはインバータ６から直接リセット信号が入力され、他方の入力端には積分回路７ｂを介して入力される。このため、一方の入力端には図４Ａに示すリセット信号が入力されると共に、他方の入力端には積分されたＢのリセット信号が入力される。そして、Ｃに示すリセット信号が出力される。従って、インバータ６の出力がハイレベル及びローレベルに変化する度にリセット信号を出力する。
【００１９】
そして、集積回路２及び電子回路ユニット全体の機能を試験する場合には試験用コネクタ３を外部の試験装置のコネクタ（図示せず）に接続した状態で試験装置との間で信号の授受が行われ試験が実施される。以下、その試験法について述べる。
【００２０】
試験装置からは最初にハイレベルのリセット信号ＴＲＳＴがリセット端子３ｄに入力される。すると、コントローラ２ｃに入力されるリセット信号もハイレベルとなるのでコントローラ２ｃは初期化される。同時にリセット回路７から出力される別のリセット信号が内部回路２ａに入力され、内部回路２ａが初期化される。
【００２１】
続いてテストモード端子３ｂに入力されたテストモード信号ＴＭＳによってコントローラ２ｃは指定されたテストモードに切り替わる。その後、テストデータＴＤＩがデータ入力端子３ａに入力される。テストデータＴＤＩはレジスタ２ｂを介して内部回路２ａに入力される。これによって内部回路２ａの機能試験が行われる。また、電子回路ユニット全体の試験も行われる。
また、異なる内容の試験を行う場合には、テストモード端子３ｂに異なるテストモード信号が入力されて同様に試験が行われる。
【００２２】
以上の構成では、試験中に試験用コネクタ３が外れた場合、リセット端子３ｄは接続されたプルダウン抵抗４によって基準電位点（ローレベル）になるので、不安定となることなくローレベルとなり、その時点でコントローラ２ｃが試験状態を終了させる。従って、誤ったテストデータは出力されない。
また、インバータ５、６には集積回路２ａに供給している電源電圧から電圧が印加されているので試験用端子２ｇには電源電圧以上の電圧が印加されることがなく、試験装置から高い電圧のリセット信号が入力されてもコントローラ２ｃは正常にリセットされる。
【００２３】
内部回路２ａの機能試験の終了後のテストデータＴＤＯはレジスタ２ｂを介してデータ出力端子３ｅに出力され、さらに外部の試験装置に送られる。その後、リセット信号ＴＲＳＴがローレベルとなり、試験が終了する。このとき、リセット回路７が出力するリセット信号によって内部回路２ａも初期化される。従って、試験開始時には内部回路２ａが初期化され、また、試験終了後には集積回路２は通常の動作が可能な状態となる。
【００２４】
【発明の効果】
以上説明したように、本発明では、プリント配線基板に実装されたＪＴＧテスト可能な集積回路と、プリント配線基板に取り付けられた試験用コネクタとを備え、集積回路はＪＴＡＧテストを制御するコントローラを有し、試験用コネクタには、コントローラをＪＴＡＧテストに先立ちリセットするためのリセット信号が外部から入力されるリセット端子を少なくとも設け、リセット端子をプルダウン抵抗によって接地し、前記リセット端子と前記コントローラとの間には縦続接続された二段のインバータであって前記集積回路から電源電圧を供給されるインバータを介挿し、前記集積回路は本来の機能を有する内部回路を有し、前記インバータの初段の入力端から次段の出力端までの間のいずれかのポイントと前記内部回路との間には、前記リセット信号のレベルがハイ及びローに変化する毎に前記内部回路を初期化するためのリセット回路を介挿したので、試験中に誤って試験用コネクタが試験装置から外れた場合、リセット端子は接続されたプルダウン抵抗によって基準電位点（ローレベル）になるので、不安定となることなくローレベルとなり、その時点でコントローラが試験状態を終了させる。従って、誤ったテストデータは出力されない。更に、コントローラには電源電圧以上の電圧が印加されることがなく、試験装置から高い電圧のリセット信号が入力されてもコントローラは正常にリセットされる。更に、試験開始時には内部回路が初期化され、また、試験終了後には集積回路は通常の動作が可能な状態となる。
【００２７】
また、リセット回路は排他的論理和回路を有し、リセット信号を排他的論理和回路の一方の入力端に直接入力し、他方の入力端には積分回路を介して入力したので、簡単な構成によって試験の開始時と終了時とでリセット信号を出力できる。
【図面の簡単な説明】
【図１】本発明の試験用コネクタを備えた電子回路ユニットの構成図である。
【図２】本発明の試験用コネクタを備えた電子回路ユニットに使用するインバータの回路図である。
【図３】本発明の試験用コネクタを備えた電子回路ユニットに使用するリセット回路の回路図である。
【図４】本発明の試験用コネクタを備えた電子回路ユニットにおけるリセット回路の動作波形図である。
【図５】従来の試験用コネクタを備えた電子回路ユニットの構成図である。
【符号の説明】
１ プリント配線基板
２ 集積回路
２ａ 内部回路
２ｂ レジスタ
２ｃ コントローラ
２ｄ、２ｅ、２ｆ、２ｇ、２ｈ、２ｉ 試験用端子
３ 試験用コネクタ
３ａ データ入力端子
３ｂ テストモード端子
３ｃ クロック端子
３ｄ リセット端子
３ｅ データ出力端子
４ プルダウン抵抗
５ インバータ
５ａ スイッチトランジスタ
５ｂ プルアップ抵抗
６ インバータ
６ａ スイッチトランジスタ
６ｂ プルアップ抵抗
７ リセット回路
７ａ 排他的論理和回路
７ｂ 積分回路
【発明の属する技術分野】
本発明は、ＪＴＡＧテストと呼ばれる試験法が適用可能な集積回路を有する試験用コネクタを備えた電子回路ユニットに関する。
【０００２】
【従来の技術】
ＪＴＡＧ（Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｕｒｏｕｐ）テストとは、１９９０年にＩＥＥＥによって規格化された試験法の一つであり、高集積化された集積回路の全ての端子を順次走査してテストデータの入出力を行い、集積回路の内部機能やそれがプリント基板に実装されて構成された電子回路ユニット全体の機能を試験する方法である。そのために、集積回路内には試験のための専用の回路が構成される。
【０００３】
図５はこのようなＪＴＡＧテストに対応した従来の試験用コネクタを備えた電子回路ユニットを示し、その構成と試験法について説明する。
【０００４】
プリント配線基板３１にはＪＴＡＧテストに対応した高集積化された集積回路３２が実装される。集積回路３２にはその本来の機能を有する内部回路３２ａやＪＴＡＧテストを行うための専用の回路であるレジスタ３２ｂ、コントローラ３２ｃ等が構成される。また、集積回路３２には内部回路３２ａを周囲の回路に接続するための一般の端子（図示せず）と、レジスタ３２ｂやコントローラ３２ｃにテストデータや制御信号等を入出力する試験用端子３２ｄ乃至３２ｈが設けられる。
【０００５】
さらに、プリント配線基板３１には試験用コネクタ３３が設けられる。試験用コネクタ３３には、データ入力端子３３ａ、テストモード端子３３ｂ、クロック端子３３ｃ、リセット端子３３ｄ、データ出力端子３３ｅが設けられ、それぞれ集積回路３２の試験用端子３２ｄ乃至３２ｈに対応して接続される。
【０００６】
そして、集積回路３２及び電子回路ユニット全体の機能を試験する場合には試験用コネクタ３３を外部の試験装置のコネクタ（図示せず）に接続した状態で試験装置との間でテストデータ等の授受が行われ試験が実施される。以下、その試験法について述べる。
【０００７】
試験装置からは最初にハイレベルのリセット信号ＴＲＳＴがリセット端子３３ｄに入力される。すると、コントローラ３２ｃは初期化されて試験が可能な状態となる。続いてテストモード端子３３ｂに入力されたテストモード信号ＴＭＳによってコントローラ３２ｃは指定されたテストモードに切り替わる。その後、テストデータＴＤＩがデータ入力端子３３ａに入力される。テストデータＴＤＩはレジスタ３２ｂを介して内部回路３２ａに入力される。これによって内部回路３２ａの機能試験が行われる。
【０００８】
内部回路３２ａの機能試験の終了後のテストデータＴＤＯはレジスタ３２ｂを介してデータ出力端子３３ｅに出力され、さらに外部の試験装置に送られる。その後、リセット信号ＴＲＳＴがローレベルとなり、試験が終了する。試験装置は送られてきたテストデータＴＤＯによって試験結果の解析を行い機能の合否の判定をする。
【０００９】
【発明が解決しようとする課題】
上記の従来構成では、試験中にコネクタが試験装置から外れるとリセット端子３３ｄが基準電位点（グランド）から浮いた状態となる。この状態ではリセット端子３３ｄが不安定となるので、正常な試験が行われる保証がなく、従って試験結果の信頼性がなくなる。
【００１０】
本発明では、試験中に試験用コネクタが外れた場合にはそれまでの試験を無効とするように試験を終了させることを目的とする。
【００１１】
【課題を解決するための手段】
以上の課題を解決するため、本発明では、プリント配線基板と、前記プリント配線基板に実装されたＪＴＧテスト可能な集積回路と、前記プリント配線基板に取り付けられた試験用コネクタとを備え、前記集積回路は前記ＪＴＡＧテストを制御するコントローラを有し、前記試験用コネクタには、前記コントローラを前記ＪＴＡＧテストに先立ちリセットするためのリセット信号が外部から入力されるリセット端子を少なくとも設け、前記リセット端子をプルダウン抵抗によって接地し、前記リセット端子と前記コントローラとの間には縦続接続された二段のインバータであって前記集積回路から電源電圧を供給されるインバータを介挿し、前記集積回路は本来の機能を有する内部回路を有し、前記インバータの初段の入力端から次段の出力端までの間のいずれかのポイントと前記内部回路との間には、前記リセット信号のレベルがハイ及びローに変化する毎に前記内部回路を初期化するためのリセット回路を介挿した。
【００１４】
また、前記リセット回路は排他的論理和回路を有し、前記リセット信号を前記排他的論理和回路の一方の入力端に直接入力し、他方の入力端には積分回路を介して入力した。
【００１５】
【発明の実施の形態】
以下、本発明の試験用コネクタを備えた電子回路ユニットを図面に従って説明する。図１は実施形態の構成を示し、図２は図１におけるインバータの具体回路を示し、図３は図１におけるリセット回路の具体回路を示し、図４はリセット回路の動作波形図を示す。
【００１６】
図１において、プリント配線基板１にはＪＴＡＧテストに対応したモデム用の高集積化された集積回路２が実装される。集積回路２にはその本来のモデムの機能を有する内部回路２ａやＪＴＡＧテストを行うための専用の回路であるレジスタ２ｂ、コントローラ２ｃ等が構成される。また、集積回路２には内部回路２ａをリセットする端子２ｉや集積回路２の周囲の回路（図示せず）に接続するための一般の端子（図示せず）と、レジスタ２ｂに接続されてテストデータが入力され、また出力される試験用端子２ｄ、２ｈやコントローラ２ｃに接続されて制御信号等が入力される試験用端子２ｅ乃至２ｇが設けられる。
【００１７】
さらに、プリント配線基板１の端部には試験用コネクタ３が取り付けられる。試験用コネクタ３には、データ入力端子３ａ、テストモード端子３ｂ、クロック端子３ｃ、リセット端子３ｄ、データ出力端子３ｅ等が設けられ、データ入力端子３ａが試験用端子２ｄに、テストモード端子３ｂが試験用端子２ｅに、クロック端子３ｃが試験用端子２ｆにそれぞれプリント配線基板１上で接続される。また、リセット端子３ｄはプルダウン抵抗４によって接地されると共に、縦続接続された二つのインバータ５，６を介して試験用端子２ｇに接続される。インバータ５、６は図２に示すように、それぞれスイッチトランジスタ５ａ、６ａを有しており、各スイッチトランジスタ５ａ、６ａのコレクタにはプルアップ抵抗５ｂ、６ｂを介して電圧が印加されるがその電圧は内部回路２ａに供給されている電源電圧が供給される。
【００１８】
さらに、二段目のインバータ６の出力端と内部回路２ａのリセット端子２ｉとの間にはリセット回路７が介挿される。このリセット回路７は初段のインバータの入力端（すなわち、コネクタ３のリセット端子３ｄ）と内部回路２ａのリセット端子２ｉとの間、もしくは初段のインバータ５の出力端と内部回路２ａのリセット端子２ｉとの間に介挿してもよい。リセット回路７は図３に示すように、排他的論理和回路７ａと、抵抗とコンデンサとによる積分回路７ｂとによって構成され、一方の入力端にはインバータ６から直接リセット信号が入力され、他方の入力端には積分回路７ｂを介して入力される。このため、一方の入力端には図４Ａに示すリセット信号が入力されると共に、他方の入力端には積分されたＢのリセット信号が入力される。そして、Ｃに示すリセット信号が出力される。従って、インバータ６の出力がハイレベル及びローレベルに変化する度にリセット信号を出力する。
【００１９】
そして、集積回路２及び電子回路ユニット全体の機能を試験する場合には試験用コネクタ３を外部の試験装置のコネクタ（図示せず）に接続した状態で試験装置との間で信号の授受が行われ試験が実施される。以下、その試験法について述べる。
【００２０】
試験装置からは最初にハイレベルのリセット信号ＴＲＳＴがリセット端子３ｄに入力される。すると、コントローラ２ｃに入力されるリセット信号もハイレベルとなるのでコントローラ２ｃは初期化される。同時にリセット回路７から出力される別のリセット信号が内部回路２ａに入力され、内部回路２ａが初期化される。
【００２１】
続いてテストモード端子３ｂに入力されたテストモード信号ＴＭＳによってコントローラ２ｃは指定されたテストモードに切り替わる。その後、テストデータＴＤＩがデータ入力端子３ａに入力される。テストデータＴＤＩはレジスタ２ｂを介して内部回路２ａに入力される。これによって内部回路２ａの機能試験が行われる。また、電子回路ユニット全体の試験も行われる。
また、異なる内容の試験を行う場合には、テストモード端子３ｂに異なるテストモード信号が入力されて同様に試験が行われる。
【００２２】
以上の構成では、試験中に試験用コネクタ３が外れた場合、リセット端子３ｄは接続されたプルダウン抵抗４によって基準電位点（ローレベル）になるので、不安定となることなくローレベルとなり、その時点でコントローラ２ｃが試験状態を終了させる。従って、誤ったテストデータは出力されない。
また、インバータ５、６には集積回路２ａに供給している電源電圧から電圧が印加されているので試験用端子２ｇには電源電圧以上の電圧が印加されることがなく、試験装置から高い電圧のリセット信号が入力されてもコントローラ２ｃは正常にリセットされる。
【００２３】
内部回路２ａの機能試験の終了後のテストデータＴＤＯはレジスタ２ｂを介してデータ出力端子３ｅに出力され、さらに外部の試験装置に送られる。その後、リセット信号ＴＲＳＴがローレベルとなり、試験が終了する。このとき、リセット回路７が出力するリセット信号によって内部回路２ａも初期化される。従って、試験開始時には内部回路２ａが初期化され、また、試験終了後には集積回路２は通常の動作が可能な状態となる。
【００２４】
【発明の効果】
以上説明したように、本発明では、プリント配線基板に実装されたＪＴＧテスト可能な集積回路と、プリント配線基板に取り付けられた試験用コネクタとを備え、集積回路はＪＴＡＧテストを制御するコントローラを有し、試験用コネクタには、コントローラをＪＴＡＧテストに先立ちリセットするためのリセット信号が外部から入力されるリセット端子を少なくとも設け、リセット端子をプルダウン抵抗によって接地し、前記リセット端子と前記コントローラとの間には縦続接続された二段のインバータであって前記集積回路から電源電圧を供給されるインバータを介挿し、前記集積回路は本来の機能を有する内部回路を有し、前記インバータの初段の入力端から次段の出力端までの間のいずれかのポイントと前記内部回路との間には、前記リセット信号のレベルがハイ及びローに変化する毎に前記内部回路を初期化するためのリセット回路を介挿したので、試験中に誤って試験用コネクタが試験装置から外れた場合、リセット端子は接続されたプルダウン抵抗によって基準電位点（ローレベル）になるので、不安定となることなくローレベルとなり、その時点でコントローラが試験状態を終了させる。従って、誤ったテストデータは出力されない。更に、コントローラには電源電圧以上の電圧が印加されることがなく、試験装置から高い電圧のリセット信号が入力されてもコントローラは正常にリセットされる。更に、試験開始時には内部回路が初期化され、また、試験終了後には集積回路は通常の動作が可能な状態となる。
【００２７】
また、リセット回路は排他的論理和回路を有し、リセット信号を排他的論理和回路の一方の入力端に直接入力し、他方の入力端には積分回路を介して入力したので、簡単な構成によって試験の開始時と終了時とでリセット信号を出力できる。
【図面の簡単な説明】
【図１】本発明の試験用コネクタを備えた電子回路ユニットの構成図である。
【図２】本発明の試験用コネクタを備えた電子回路ユニットに使用するインバータの回路図である。
【図３】本発明の試験用コネクタを備えた電子回路ユニットに使用するリセット回路の回路図である。
【図４】本発明の試験用コネクタを備えた電子回路ユニットにおけるリセット回路の動作波形図である。
【図５】従来の試験用コネクタを備えた電子回路ユニットの構成図である。
【符号の説明】
１ プリント配線基板
２ 集積回路
２ａ 内部回路
２ｂ レジスタ
２ｃ コントローラ
２ｄ、２ｅ、２ｆ、２ｇ、２ｈ、２ｉ 試験用端子
３ 試験用コネクタ
３ａ データ入力端子
３ｂ テストモード端子
３ｃ クロック端子
３ｄ リセット端子
３ｅ データ出力端子
４ プルダウン抵抗
５ インバータ
５ａ スイッチトランジスタ
５ｂ プルアップ抵抗
６ インバータ
６ａ スイッチトランジスタ
６ｂ プルアップ抵抗
７ リセット回路
７ａ 排他的論理和回路
７ｂ 積分回路
Claims (2)
- プリント配線基板と、前記プリント配線基板に実装されたＪＴＡＧテスト可能な集積回路と、前記プリント配線基板に取り付けられた試験用コネクタとを備え、前記集積回路は前記ＪＴＡＧテストを制御するコントローラを有し、前記試験用コネクタには、前記コントローラを前記ＪＴＡＧテストに先立ちリセットするためのリセット信号が外部から入力されるリセット端子を少なくとも設け、前記リセット端子をプルダウン抵抗によって接地し、前記リセット端子と前記コントローラとの間には縦続接続された二段のインバータであって前記集積回路から電源電圧を供給されるインバータを介挿し、前記集積回路は本来の機能を有する内部回路を有し、前記インバータの初段の入力端から次段の出力端までの間のいずれかのポイントと前記内部回路との間には、前記リセット信号のレベルがハイ及びローに変化する毎に前記内部回路を初期化するためのリセット回路を介挿した
ことを特徴とする試験用コネクタを備えた電子回路ユニット。 - 前記リセット回路は排他的論理和回路を有し、前記リセット信号を前記排他的論理和回路の一方の入力端に直接入力し、他方の入力端には積分回路を介して入力したことを特徴とする請求項１に記載の試験用コネクタを備えた電子回路ユニット。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001120089A JP4043201B2 (ja) | 2001-04-18 | 2001-04-18 | 試験用コネクタを備えた電子回路ユニット |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001120089A JP4043201B2 (ja) | 2001-04-18 | 2001-04-18 | 試験用コネクタを備えた電子回路ユニット |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002311103A JP2002311103A (ja) | 2002-10-23 |
| JP4043201B2 true JP4043201B2 (ja) | 2008-02-06 |
Family
ID=18970198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001120089A Expired - Fee Related JP4043201B2 (ja) | 2001-04-18 | 2001-04-18 | 試験用コネクタを備えた電子回路ユニット |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4043201B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5708334B2 (ja) * | 2011-07-19 | 2015-04-30 | 株式会社デンソー | マイコン搭載装置 |
| CN104730445B (zh) * | 2013-12-19 | 2017-12-08 | 致伸科技股份有限公司 | 电路板的测试系统 |
-
2001
- 2001-04-18 JP JP2001120089A patent/JP4043201B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002311103A (ja) | 2002-10-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900006484B1 (ko) | Ic평가회로 소자와 평가회로 소자 검사수단을 갖는 반도체 집적회로 | |
| US5012185A (en) | Semiconductor integrated circuit having I/O terminals allowing independent connection test | |
| US5070296A (en) | Integrated circuit interconnections testing | |
| JP3871676B2 (ja) | Ｌｓｉ検査方法および装置、並びにｌｓｉテスタ | |
| JP4043201B2 (ja) | 試験用コネクタを備えた電子回路ユニット | |
| JPH10115662A (ja) | 半導体集積論理回路のテスト回路 | |
| US6986087B2 (en) | Method and apparatus for improving testability of I/O driver/receivers | |
| JPH0862294A (ja) | 半導体装置及び半導体装置のテスト方法 | |
| JP2005321204A (ja) | 半導体集積回路及びテストシステム | |
| JP3353288B2 (ja) | Ｌｓｉ試験装置 | |
| JP2007171060A (ja) | 動作モード設定回路、動作モード設定回路を有するｌｓｉ、及び動作モード設定方法 | |
| JP3640671B2 (ja) | 固定論理値を出力する手段の出力と回路の入力との間の接続を検査する装置及び方法 | |
| JP2003035750A (ja) | 半導体集積回路試験装置及び試験用ボード並びに半導体集積回路試験方法 | |
| JP3645748B2 (ja) | 半田不良検査装置 | |
| JP3586972B2 (ja) | 半導体集積回路及びそのテスト方法 | |
| JP3196756B2 (ja) | 半導体集積回路測定装置 | |
| JP3025551B2 (ja) | 直流特性試験回路 | |
| JP3207639B2 (ja) | 半導体集積回路 | |
| JP3945641B2 (ja) | 半導体装置 | |
| TW201928369A (zh) | 差分時脈信號的測試系統及其方法 | |
| JP2838599B2 (ja) | テスト容易化回路 | |
| JPH0312572A (ja) | 半導体装置 | |
| JPH0727827A (ja) | モジュールおよびそれを用いた半導体集積回路装置 | |
| JPH11248798A (ja) | 半導体装置の試験回路および試験方法 | |
| JPH09304480A (ja) | Ｌｓｉテスト設計手法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040518 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051125 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060829 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061018 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20061018 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071030 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071113 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101122 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101122 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111122 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |