KR970055240A - 클럭 입력신호의 주파수 채배장치 및 그 구성방법 - Google Patents

Abstract

본 발명은 디지털 회로에서 입력 클럭신호의 주파수를 2의 배수 승(2n)배의 높은 주파수로 채배시키는 클럭 입력신호의 주파수 채배장치에 관한 것으로서, 그 특징은 클럭 입력신호의 주파수 채배장치의 구성방법에 있어서, 입력 클럭신호가 제1링 발진기의 계수입력에 연결되는 제1과정과, 상기 제1링 발진기의 발진 동작이 입력 클럭신호가 온인 논리상태일 때만 가능하도록 하는 제2과정과, 상기 제1링 발진기의 출력을 제1카운터의 계수입력에 연결하는 제3과정과, 제2링 발진기의 출력을 제어블록에서 가공하는 제4과정과, 제1카운터와 제1다운카운터의 리세트 입력에 연결하는 제5과정과, 입력 클럭신호가 오프인 논리상태이므로 제1링 발진기가 발진동작을 하지 않는 동안 제1카운터를 리세트시키게 하는 제6과정과, 제1카운터의 데이터 출력을 제1래치-먹스의 데이터 입력에 연결하는 제7과정과, 제2링 발진기의 출력을 제어블록에서 가공하여 제1래채-먹스의 입력에 연결하는 제8과정과, 입력 클럭신호가 오프인 논리상태이므로 제1링 발진기가 발진동작을 하지 않는 동안 제1카운터의 데이터 출력을 제1래치-먹스가 래치하도록 하게 하는 제9과정과, 제1래치-먹스의 계수용 데이터 출력을 제1다운 카운터의 리세트 데이터 입력에 연결하는 제10과정과, 제1링 발진기의 출력을 제1다운 카운터의 계수입력에 연결하는 제11과정과, 제어블록에서 반전 가공한 입력 클럭신호를 제1다운 카운터의 계수방지 입력에 연결하는 제12과정과, 제어블록에서 제1다운 카운터의 캐리 출력을 가공하여 제1다운 카운터의 데이터 적제 입력에 연결하는 제13과정과, 입력클럭신호가 온인 논리상태인 동안, 제1링 발진기의 출력을 역으로 계수하면서 채배수만큼 제1다운 카운터가 리세트 데이터를 자동적제하고 캐리 출력을 발생시키도록 하게 하는 제14과정과, 제1다운 카운터의 캐리 출력을 출력단 입력에 연결하는 15과정과, 제어블록이 입력 클럭신호를 가공하여 출력단 입력에 연결하여 출력단 내부에서 입력 클럭신호가 온인 논리상태인 동안만 40% 내지 60% 듀티비의 채배된 클럭신호가 발생되도록 하는 제16과정과, 제2링 발진기와 제2카운터와 제2래치-먹스와 제2다운카운터를 입력 클럭신호가 오프인 논리상태인 동안, 상기 제1링 발진기와 제1카운터와 제1래치-먹스와 제1다운 카운터를 입력 클럭신호가 온인 논리상태인 동안에 한 동작과 같도록 구성하는 제17과정, 및 출력단(차)의 출력에서 입력 클럭신호를 2의 배수 승배로 채배된 클럭신호가 발생되도록 하는 제18과정을 포함하는 데에 있으므로, 본 발명은 독립적인 범용 집적회로(IC)로 제작하는 데에 사용되거나, ASIC 등 집적 회로의 내부 블록을 설계하는 데에 사용할 수 있으며, 채배된 클럭신호 길이를 발진 주파수의 단위 길이로 계산하는 것이 쉽게 이루어지는 2배, 4배, 8배, 16배, …등의 2의 배수 승(2n) 채배 회로를 구현할 수 있게 하는 데에 그 효과가 있다.

Description

클럭 입력신호의 주파수 채배장치 및 그 구성방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도는 본 발명에 따른 클럭 입력신호의 주파수 채배장치의 구성도이다.

제3도는 본 발명에 따른 클럭 입력신호의 주파수 채배장치를 이용하여 8배로 채배한 클럭신호의 실시예를 나타낸 도면이다.

Claims (1)

1. 클럭 입력신호의 주파수 채배장치의 구성방법에 있어서, 입력 클럭신호가 제1링 발진기의 계수입력에 연결되는 제1과정과, 상기 제1링 발진기의 발진 동작이 입력 클럭신호가 온인 논리상태일 때만 가능하도록 하는 제2과정과, 상기 제1링 발진기의 출력을 제1카운터의 계수입력에 연결하는 제3과정과, 제2링 발진기의 출력을 제어블록에서 가공하는 제4과정과, 제1카운터와 제1다운 카운터의 리세트 입력에 연결하는 제5과정과, 입력 클럭신호가 오프인 논리상태이므로 제1링 발진기가 발진동작을 하지 않는 동안 제1카운터를 리세트시키게 하는 제6과정과, 제1카운터의 데이터 출력을 제1래치-먹스의 데이터 입력에 연결하는 제7과정과, 제2링 발진기의 출력을 제어블록에서 가공하여 제1래치-먹스의 입력에 연결하는 제8과정과, 입력 클럭신호가 오프인 논리상태이므로 제1링 발진기가 발진동작을 하지 않는 동안 제1카운터의 데이터 출력을 제1래치-먹스가 래치하도록 하게 하는 제9과정과, 제1래치-먹스의 계수용 데이터 출력을 제1다운 카운터의 리세트 데이터 입력에 연결하는 제10과정과, 제1링 발진기의 출력을 제1다운 카운터의 계수입력에 연결하는 제11과정과, 제어블록에서 반전 가공한 입력 클럭신호를 제1다운 카운터의 계수방지 입력에 연결하는 제12과정과, 제어블록에서 제1다운 카운터의 캐리 출력을 가공하여 제1다운 카운터의 데이터 적제 입력에 연결하는 제13과정과, 입력클럭신호가 온인 논리상태인 동안, 제1링 발진기의 출력을 역으로 계수하면서 채배수만큼 제1다운 카운터가 리세트 데이터를 자동적제하고 캐리 출력을 발생시키도록 하게 하는 제14과정과, 제1다운 카운터의 캐리 출력을 출력단 입력에 연결하는 15과정과, 제어블록이 입력 클럭신호를 가공하여 출력단 입력에 연결하여 출력단 내부에서 입력 클럭신호가 온인 논리상태인 동안만 40% 내지 60% 듀티 비의 채배된 클럭신호가 발생되도록 하는 제16과정과, 제2링 발진기와 제2카운터와 제2래치-먹스와 제2다운 카운터를 입력 클럭신호가 오프인 논리상태인 동안, 상기 제1링 발진기와 제1카운터와 제1래치-먹스와 제1다운 카운터를 입력 클럭신호가 온인 논리상태인 동안에 항 동작과 같도록 구성하는 제17과정, 및 출력단(차)의 출력에서 입력 클럭신호를 2의 배수 승(2n)배로 채배된 클럭신호가 발생되도록 하는 제18과정을 포함하는 것을 특징으로 하는 클럭 입력신호의 주파수 채배장치의 구성방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.