KR960018901A - 피이드백 래치 및 피이드백 래치의 피이드백 동작 형성 방법 - Google Patents

피이드백 래치 및 피이드백 래치의 피이드백 동작 형성 방법 Download PDF

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Abstract

래치(40)는 보다 적은 전력을 사용하면서도 정적 래칭 기능을 수행하는 클럭화된 피이드백 경로(46)를 구비한다.
래치는 래치의 피이드-포워드부(42,44)로부터 선택적으로 분리된 피이드백 디바이스(46)를 포함한다. 래치가 종종 클럭화될시에 정상 동작 모드에선, 래치의 피이드백 디바이스는 인에이블되지 않고 래치는 동적 래치로서 유효하게 기능을 한다. 래치가 장기간도안 비활성되면, 피이드백 디바이스는 재차 인에이블되고 래치는 데이타 값을 불명확하게 기억할 수 있다.

Description

피이드백 래치 및 피이드백 래치의 피이드백 동작 형성 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 따른 저 전력 래치의 블럭도.
제5도는 제4도의 저 전력 래치에 다수의 입력 신호를 발생시키는 회로의 블럭도.

Claims (4)

  1. 제1의 클럭 신호를 수신자는 제1의 입력과, 제2의 클럭 신호를 수신하는 제2의 입력 및, 입력 신호를 수신하는 제3의 입력을 구비하며, 제1의 클럭 신호가 제1의 논리 상태에 있고 제2의 클럭 신호가 제2의 논리상태에 있을시에 반전된 입력 신호를 선택적으로 제공하는 출력을 구비하는 제1의 인버터(42)와; 반전된 입력신호를 수신하는 제1의 인버터의 출력에 결합된 입력을 구비하며, 출력 신호를 제공하는 출력은 구비한 제2의 인버터(44) 및; 제3의 클럭 신호를 수신하는 제1의 입력과, 제4의 클럭 신호를 수신하는 제2의 입력 및, 출력신호를 수신하는 제2의 인버터의 출력에 결합된 제3의 입력을 구비하며, 제3의 클럭 신호가 제3와 논리 상태에 있고 제4의 클럭 신호가 제4의 논리 상태에 있을시에, 반전된 출력 신호를 제2의 인버터의 입력에 선택적으로 제공하는 제3의 인버터(46)를 포함하는 것을 특징으로 하는 래치(44).
  2. 제1의 클럭 신호를 가정하는 단계와 제2의 클럭 신호를 가정하는 단계와; 입력 신호를 가정하는 단계와; 제1의 클럭 신호가 제1의 논리 상태에 있고 제2의 클럭 신호가 제2의 논리 상태에 있을시에, 제1의 인버터(42)를 사용하여 반전된 입력 신호를 제공하도록 입력 신호를 선택적으로 반전시키는 단계와; 제2의 인버터(44)를 사용하여 출력 신호를 제공하도록 반전된 입력 신호를 반전시키는 단계와; 제3의 클럭 신호를 가정하는 단계와; 제4의 클럭 신호를 가정하는 단계와; 제3의 클럭 신호가 제3의 논리 상태에 있고 제4의 클럭 신호가 제4의 논리 상태에 있을시에, 제3의 인버터(46)를 사용하여 반전된 출력 신호를 제공하도록 출력 신호를 선택적으로 반전시키는 단계 및; 제2의 인버터의 입력에 반전된 출력 신호를 제공하는 단계를 포함하는 것은 특징으로 하는 피이드백 동작 형성 방법.
  3. 제1의 클럭 신호를 수신하는 제1의 입력과, 제2의 클럭 신호를 수신하는 제2의 입력 및, 입력 신호를 수신하는 제3의 입력을 구비한 제1의 인버터(42)를 제공하는 단계와; 제1의 클럭 신호가 제1의 논리 상태에 있고 제2의 클럭 신호가 제2의 논리 상태에 있을시에 제1의 인버터가 출력에 반전된 입력 신호를 선택적으로 제공하게 하는 단계와; 반전된 입력 신호를 선택적으로 제공하게 하는 단계와; 반전된 입력 신호를 수신하는 제1의 인버터의 출력에 결합된 입력을 구비한 제2의 인버터(44)를 제공하는 단계와; 제2의 인버터가 출력에 출력 신호를 제공하게 하는 단계와; 제3의 클럭 신호를 수신하는 제1의 입력과, 제4의 클럭 신호를 수신하는 제2의 입력 및, 출력 신호를 수신하는 제2의 인버터의 출력에 결합된 제3의 입력을 구비한 제3의 인버터(46)를 제공하는 단계 및, 제3의 클럭 신호가 제3의 논리 상태에 있고 제4의 클럭 신호가 논리 상태에 있을시에, 제3의 인버터가 반전된 출력 신호를 제2의 인버터의 입력에 선택적으로 제공하게 하는 단계를 포함하는 것을 특징으로 하는 피이드백 래치 동작 형성방법.
  4. 제1의 전압에 결합된 제1의 전송 단자와, 제1의 클럭 신호를 수신하도록 결합된 제어 단자 및, 제2의 전송 단자를 구비한 제1의 트랜지스터(62)와; 제1의 트랜지스터의 제2의 전송 단자에 결합된 제1의 전송 단자와, 제1의 입력 신호를 수신하도록 결합된 제어 단자 및, 제2의 전송 단자를 구비한 제2의 트랜지스터(64)와; 제2의 트랜지스터의 제2의 전송 단자에 결합된 제1의 전송 단자와, 제1의 입력 신호를 수신하도록 결합된 제어단자 및, 제2의 전송 단자를 구비한 제3의 트랜지스터(66)와; 제3의 트랜지스터의 제2의 전송 단자에 결합된 제1의 전송 단자와, 제2의 클럭 신호에 결합된 제어 단자 및, 제2의 전압에 결합된 제2의 전송 단자를 구비한 제4의 트랜지스터(68)와; 제3의 전압에 결합된 제1의 전송 단자와, 제2의 트랜지스터의 제2의 전송 단자에 결합된 제어 단자 및, 제2의 전송 단자를 구비한 제5의 트랜지스터(70)와; 제5의 트랜지스터의 제2의 전송단자에 결합된 제1의 전송 단자와, 제2의 트랜지스터의 제2의 전송 단자에 결합된 제어 단자 및, 제4의 전압에 결합된 제2의 전송 단자를 구비한 제6의 트랜지스터(72)와; 제5의 전압에 결합된 제1의 전송 단자와, 제1의 동작 상태 신호에 결합된 제어 단자 및, 제2의 전송 단자를 구비한 제7의 트랜지스터(74)와; 제7의 트랜지스터의 제2의 전송 단자에 결합된 제1의 전송 단자와, 제5의 트랜지스터의 제2의 전송 단자에 결합된 제어 단자 및, 제2의 트랜지스터의 제2의 전송 단자에 결합된 제2의 전송 단자를 구비한 제8의 트랜지스터(76)와; 제8의 트랜지스터의 제2의 전송 단자에 결합된 제1의 전송 단자와, 제5의 트랜지스터의 제2의 전송 단자에 결합된 제어 단자 및, 제2의 전송 단자를 구비한 제9의 트랜지스터(78) 및; 제9의 트랜지스터의 제2의 전송 단자에 결합된 제1의 전송 단자와, 제2의 동작 상태 신호에 결합된 제어 단자 및, 제6의 전압에 결합된 제2의 전송단자를 구비한 제10의 트랜지스터(80)를 포함하는 것을 특징으로 하는 래치 회로(60).
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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