KR920005170A - 전력 상승동안 금지된 테스트 모드의 진입을 가지는 반도체 메모리 - Google Patents
전력 상승동안 금지된 테스트 모드의 진입을 가지는 반도체 메모리 Download PDFInfo
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- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예를 포함하는 메모리 소자의 블럭도.
제2도는 제1도의 메모리 소자내의 테스트 모드동작 회로를 나타낸 블록도.
제2a도 및 제2b도는 제1도의 테스트 모드 동작 회로의 다른 실시예를 나타낸 블럭도.
Claims (15)
- 제상 동작 모드와 특별 동작 모드를 가진 집적 회로로서, 상기한 집적 회로를 바이어스시키기 위한 전원을 수신하기 위한 전원 단자와, 상기한 특별 동작 모드의 선택을 나타내는 모드 시동 신호를 수신하기 위한 단자와, 상기한 전원 단자에 결합되어 상기한 전원 전압을 검출하며, 제1상태에서는 "상기한 전원 전압이 한계 레벨보다 작음"을 나타내는 신호를 그 출력에 제공하는 전력-온 리세트 회로와, 상기한 모드 시동신호 수신 단자에 결합되는 하나의 입력과, 상기한 전력-온 리세트 회로의 출력에 결합되는 다른 하나의 입력을 가지며, 상기한 모드 시동 신호에 응답하여 상기한 특별 동작 모드의 동작 신호를 그 출력에 발생시키고, 상기한 전력-온 리세트 회로의 출력상의 상기한 제1상태의 신호에 응답해서는 상기한 모드 시동 신호에 따른 상기한 동작 신호를 발생시키지 않도록 된 동작회로로 구성됨을 특징으로 하는 집적 회로.
- 제1항에 있어서, 상기한 전력-온 리세트 회로는 또한 제2상태에서는 "상기한 전원 전압이 상기한 한계 레벨보다 큼"을 나타내는 신호를 그 출력에 제공하도록 된 것을 특징으로 하는 집적 회로.
- 제2항에 있어서, 상기한 동작 회로는 상기한 전력-온 리세트 회로로 부터 상기한 제2상태의 신호가 수신됨에 따라 상기한 모드 시동 신호에 응답하여 상기한 동작 신호를 발생시키도록 된 것을 특징으로 하는 집적 회로.
- 제1항에 있어서, 상기한 동작 회로는 상기한 제1상태의 신호를 제공하는 상기 전력-온 리세트 회로에 응답하여 리세트되도록 상기한 전력-온 리세트 회로의 출력에 결합되는 리세트 입력을 구비함과 동시에 상기한 모드 시동 신호수신 단자에 결합되는 입력을 래치 회로를 포함하여 이루어지며, 상기한 래치 회로의 출력은 상기한 동작 회로의 출력에 결합되는 것을 특징으로 하는 집적 회로.
- 제4항에 있어서, 상기한 동작 회로는 상기한 모드 시동 신호 수단 단자에 결합되는 입력과 상기한 래치 회로의 입력에 결합되는 출력을 가진 과전압 검출 회로를 부가적으로 포함하며, 상기한 모드 시동 신호를 그 수신단자에 있어서의 과전압 출현인 것을 특징으로 하는 집적 회로.
- 제5항에 있어서, 상기한 전력-온 리세트 회로의 출력은 또한 상기한 과전압검출 회로에 결합되며, 상기한 과전압 검출 회로는 상기한 제1상태의 신호를 나타내는 상기한 전력-온 리세트 회로에 응답하여 과전압 출현을 검출하는 것에 의해 동작 불능되는 것을 특징으로 하는 집적 회로.
- 제4항에 있어서, 상기한 동작 회로는 상기한 모드 시동 신호 수신 단자에 결합되는 입력과, 상기한 래치회로의 입력에 결합되는 출력을 가진 평가 논리부를 부가적으로 포함하며, 상기한 모드 시동 신호는 그 수신 단자에 있어서의 논리 상태로 이루어짐을 특징으로 하는 집적 회로.
- 제4항에 있어서, 상기 집적 회로는 하나의 코드를 수신하기 위한 제2단자를 부가적으로 포함하며, 상기한 동작 회로는 상기한 모드 시동 신호 수신 단자에 결합되는 입력과, 출력을 가진 과전압 검출 회로와, 상기한 제2단자에 결합되는 제1입력, 상기한 과전압 검출 회로의 출력에 결합되는 제2입력, 상기한 래치 회로의 입력에 결합되는 출력을 가진 평가 논리부를 포함하여 이루어지고, 상기한 모드 시동 신호는 상기한 모드 시동신호 수신 단자에서의 과전압 출현시점에 상기한 제2단자에 가해지는 선택 코드인 것을 특징으로 하는 집적 회로.
- 제4항에 있어서, 상기한 래치 회로는 그의 출력이 상기한 동작 신호와는 다른 상태로 되는 조건하에서, 전력 상승되는 것을 특징으로 하는 집적 회로.
- 제1항에 있어서, 상기한 동작 회로는 복수의 래치 회로를 포함하며, 상기한 복수 래치 회로중의 제1래치 회로는 상기한 모드 시동 신호 수신단자에 결합되는 입력과, 상기한 복수 래치 회로중의 다른 래치 회로의 입력에 결합되는 출력을 구비하며, 상기한 복수 래치 회로중의 최종 래치 회로는 상기한 동작 회로의 출력에 결합되는 출력을 구비하고, 상기한 복수 래치 회로는 각각 상기한 전력-온 리세트 출력에 결합되는 리세트 입력을 구비한 것을 특징으로 하는 집적 회로.
- 정상 동작 모드 및 특별 동작 모드를 가진 집적 회로에서 특별동작 모드의 동작을 제어하는 방법으로서, 전원 전압이 한계 전압 이상인지 아니면 이하인지를 판정하기 위하여 전원 전압을 모니터하는 단계와, 특별 모드 시동 신호를 수신하는 단계와, 상기한 전원 전압이 상기한 한계 전압보다 크면, 상기한 특별 동작 모드가 동작되도록, 상기한 집적 회로의 일부분에 결합될 특별 모드 동작 신호를 상기한 특별 모드 시동 신호에 응답하여 발생하는 단계와, 상기한 전원 전압이 상기한 한계 전압보다 작으면, 상기한 특별 모드 시동신호에 응답한 상기한 특별 동작 신호의 발생을 금지시키는 단계로 구성됨을 특징으로 하는 특별 동작 모드의 동작을 제어하는 방법.
- 제11항에 있어서, 상기한 금지 단계는 전원 전압이 상기한 한계 전압보다 작다는 것을 검출하는 것을 응답하여 래치를 리세트시키는 과정으로 이루어지며, 상기한 특별 모드 동작 신호의 발생 단계는 상기한 래치를 클럭킹하여 상기한 래치의출력으로부터 특별 모드 동작 신호를 구동하는 과정으로 이루어진 것을 특징으로 하는 특별 동작 모드의 동작을 제어하는 방법.
- 제12항에 있어서, 상기 제어 방법은 상기한 전원의 전력 상승시에는 상기한 래치를 "그의 출력으로부터 상기한 특별 모드 동작 신호가 구동되지 않는"상태로 설정시키는 단계를 부가적으로 포함하는 것을 특징으로 하는 특별 동작 모드의 동작을 제어하는 방법.
- 제11항에 있어서, 상기한 특별 모드 시동 신호의 수단 단계는 그 관련 단자에 있어서의 과전압 조건을 검출하는 과정을 포함하는 것을 특징으로 하는 특별 동작 모드의 동작을 제어하는 방법.
- 제14항에 있어서, 상기 제어 방법은 "상기한 전원 전압이 상기한 한계 전압보다 작음"을 검출하는 것에 응답하여 상기한 관련 단자에서의 과전압 조건의 검출 과정을 금지시키는 단계를 포함하는 것을 특징으로 하는 특별 동작 모드의 동작을 제어하는 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US57014890A | 1990-08-17 | 1990-08-17 | |
US7/570,148 | 1990-08-17 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR920005170A true KR920005170A (ko) | 1992-03-28 |
KR100205449B1 KR100205449B1 (ko) | 1999-07-01 |
Family
ID=24278453
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019910014247A KR100205449B1 (ko) | 1990-08-17 | 1991-08-16 | 전력 상승동안 금지된 테스트 모드의 진입을 가지는 반도체 메모리 |
Country Status (5)
Country | Link |
---|---|
US (2) | US5408435A (ko) |
EP (1) | EP0475588B1 (ko) |
JP (1) | JP3012710B2 (ko) |
KR (1) | KR100205449B1 (ko) |
DE (1) | DE69120483T2 (ko) |
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- 1991-08-12 DE DE69120483T patent/DE69120483T2/de not_active Expired - Fee Related
- 1991-08-16 JP JP3205887A patent/JP3012710B2/ja not_active Expired - Fee Related
- 1991-08-16 KR KR1019910014247A patent/KR100205449B1/ko not_active IP Right Cessation
-
1992
- 1992-11-20 US US07/984,233 patent/US5408435A/en not_active Expired - Lifetime
-
1995
- 1995-04-18 US US08/424,722 patent/US5706232A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5706232A (en) | 1998-01-06 |
JPH05274898A (ja) | 1993-10-22 |
DE69120483D1 (de) | 1996-08-01 |
KR100205449B1 (ko) | 1999-07-01 |
JP3012710B2 (ja) | 2000-02-28 |
US5408435A (en) | 1995-04-18 |
EP0475588A1 (en) | 1992-03-18 |
EP0475588B1 (en) | 1996-06-26 |
DE69120483T2 (de) | 1996-11-14 |
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