KR970707445A - 전압 검지 회로, 파워 온.오프 리세트 회로 및 반도체 장치(Voltage Detection Circuit, Power-ON/OFF Reset Circuit, and Semiconductor Device) - Google Patents

전압 검지 회로, 파워 온.오프 리세트 회로 및 반도체 장치(Voltage Detection Circuit, Power-ON/OFF Reset Circuit, and Semiconductor Device) Download PDF

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Abstract

게이트 및 드레인이 제1노드에 접속된 제1MOS 트랜지스터와, 게이트가 상기 제1노드에, 드레인이 제3노드에 각각 접속된 제2MOS 트랜지스터와, 상기 제1노드와 제2노드 사이에 접속된 제1저항체와, 상기 제2노드와 접지 전압 단자 사이에 접속된 제2저항체와, 상기 제2노드에 입력단이 접속되고, 제4노드를 출력단으로 하며, 상기 제3노드와 접지 전압 단자 사이에 접속되어 제1부정회로와 상기 제4노드에 입력단이 접속되며, 제5노드를 출력단으로 하는 제2부정 회로를 갖고, 저소비 전력으로 안정되게 전압을 검지할 수 있다.

Description

전압 검지 회로, 파워 온.오프 리세트 회로 및 반도체 장치(Voltage Detection Circuit, Power-ON/OFF Reset Circuit, and Semiconductor Device)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예로서의 전압 검지 회로의 구성도, 제2도는 본 발명의 제1실시예의 전원 전압과 출력 전압 신호의 관계를 도시한 도면, 제3도는 본 발명의 제1실시예의 전원 전압과 소비 전류의 관계를 도시한 도면.

Claims (21)

  1. 게이트 및 드레인이 제1노드에 접속된 제1MOS 트랜지스터와, 게이트가 상기 제1노드에, 드레인이 제3노드에 각각 접속된 제2MOS 트랜지스터와, 상기 제1노드와 제2노드 사이에 접속된 제1저항체와, 상기 제2노드와 접지 전압 단자 사이에 접속된 제2저항체와, 상기 제2노드에 입력단이 접속되고 제4노드를 출력단으로 하며, 상기 제3노드와 접지 전압 단자 사이에 접속되는 제1부정회로와, 상기 제4노드에 입력단이 접속되고 제5노드를 출력단으로 하는 제2부정 회로를 갖는 것을 특징으로 하는 전압 검지 회로.
  2. 게이트 및 드레인이 제1노드에 접속된 제1MOS 트랜지스터와, 게이트가 상기 제1노드에, 드레인이 제3노드에 각각 접속된 제2MOS 트랜지스터와, 상기 제1노드와 제2노드 사이에 접속된 제1저항체와, 상기 제2노드와 접지 전압 단자 사이에 접속된 제2저항체와, 상기 제2노드에 입력단이 접속되고 제4노드를 출력단으로 하며 상기 제3노드와 접지 전압 단자 사이에 접속되는 제1부정회로와, 상기 제4노드에 입력단이 접속되고 제5노드를 출력단으로 하는 제2부정 회로와, 접지 전압 단자 또는 전원 전압 단자와 상기 제4노드 사이에 접속되고 게이트가 상기 제5노드에 접속된 제3MOS 트랜지스터를 갖는 것을 특징으로 하는 전압 검지 회로.
  3. 제2항에 있어서, 제1, 제2, 제3MOS 트랜지스터가 P채널형 MOS 트랜지스터이며, 상기 제3MOS 트랜지스터의 소스가 전원 전압 단자에 접속되어 있는 것을 특징으로 하는 전압 검지 회로.
  4. 제1전압을 검지하여 제1신호를 출력하는 제1전압 검지 회로와, 상기 제1전압보다 낮은 제2전압을 검지하여 제2신호를 출력하는 제2전압 검지 회로를 포함하고, 상기 제1전압 검지 회로가 게이트 및 드레인이 제1노드에 접속된 제1P채널형 MOS 트랜지스터와, 게이트가 상기 제1노드에, 드레인이 제3노드에 각각 접속된 제2P채널형 MOS 트래지스터와, 상기 제1노드와 제2노드 사이에 접속된 제1저항체와, 상기 제2노드와 접지 전압 사이에 접속된 제2저항체와, 상기 제3노드와 접지 전압 단자 사이에 접속되고, 상기 제2노드를 입력단으로 하며 제4노드를 출력단으로 하는 부정 회로와, 접지 전압 단자 또는 전원 전압 단자와 상기 제4노드 사이에 접속되고, 상기 제2전압 검지 회로에 의한 상기 제2신호가 게이트에 인가되는 제3MOS 트랜지스터를 갖는 것을 특징으로 하는 전압 검지 회로.
  5. 제4항에 있어서, 제2전압 검지 회로로부터 출력되는 제2신호가 전원 투입시에만 출력되는 신호인 것을 특징으로 하는 전압 검지 회로.
  6. 제4항에 있어서, 제2전압 검지 회로로부터 출력되는 제2신호가 전원 투입후 일정 시간 출력되는 신호인 것을 특징으로 하는 전압 검지 회로.
  7. 게이트 및 드레인이 제1노드에 접속된 제1P채널형 MOS 트랜지스터와, 게이트가 상기 제1노드에, 드레인이 제3노드에 각각 접속된 제2P채널형 MOS 트랜지스터와, 상기 제1노드와 제2노드 사이에 접속된 제1저항체와, 상기 제2노드와 접지 전압 단자 사이에 접속된 제2저항체와, 제3노드와 접지 전압 사이에 접속되고 게이트가 상기 제2노드에 접속된 N채널형 MOS 트랜지스터와, 상기 제3노드를 입력으로 하고 제4노드를 출력으로 하는 제1부정 회로를 갖는 것을 특징으로 하는 전압 검지 회로.
  8. 제7항에 있어서, 제1저항체가 N채널형 MOS 트랜지스터인 것을 특징으로 하는 전압 검지 회로.
  9. 제1전압을 검지하여 제1신호를 출력하는 제1전압 검지 회로를 갖고, 전원 전압이 제1전압 이하일 때 동작중의 시퀸스는 계속되게 함과 동시에, 새로운 동작 시퀸스를 금지하는 것을 특징으로 하는 파워 온·오프 리세트 회로.
  10. 기동 신호를 받아 일련의 동작 시퀸스를 실행하는 제1회로와, 제1전압을 검지하여 제1신호를 출력하는 제1전압 검지 회로를 갖고, 전원전압이 제1전압 이하일 때 상기 제1회로에 있어서의 동작 시퀸스의 새로운 개시를 금지하는 파워 온·오프 리세트 회로를 갖는 것을 특징으로 하는 반도체 장치.
  11. 기동 신호를 받아 일련의 동작 시퀸스를 실행하는 제1회로와, 제1전압을 검지하여 제1신호를 출력하는 제1전압 검지 회로를 갖고, 전원 전압이 제1전압 이하일 때 이미 실행 개시되어 있는 상기 동작 시퀸스의 완료까지 상기 제1회로의 정지를 금지하는 파워 온·오프 리세트 회로를 갖는 반도체 장치.
  12. 제1전압을 검지하여 제1신호를 출력하는 제1전압 검지 회로와, 상기 제1전압보다 낮은 제2전압을 검지하여 제2신호를 출력하는 제2전압 검지회로를 갖고, 전원 전압이 상기 제1전압 이하일 때 새로운 동작 시퀸스를 금지하고, 전원 전압이 상기 제2전압 이하일 때 즉시 동작 정지하는 것을 특징으로 하는 파워 온·오프 리세트 회로.
  13. 제1전압을 검지하여 제1신호를 출력하는 제1전압 검지 회로와, 상기 제1전압보다 낮은 제2전압을 검지하여 제2신호를 출력하는 제2전압 검지회로를 갖고, 전원 전압이 상기 제1전압으로부터 상기 제2전압으로 저하되는 시간이 소정의 동작 시퀸스 종료 시간보다 긴 것을 특징으로 하는 파워 온·오프 리세트 회로.
  14. (a) 제1전압을 검지하여 제1신호를 출력하는 회로로서, 또 (b) 전원 투입시에만 상기 제1신호를 출력하는 회로이며, (c) 전원 투입후 일정 시간 상기 제1신호를 출력하는 제1전압 검지회로와, 제2전압을 검지하여 제2신호를 출력하는 제2전압 검지 회로와, 상기 제2전압보다 높은 제3전압을 검지하여 제3신호를 출력하는 제3전압 검지 회로와, 상기 제3전압보다 높은 제4전압을 검지하여 제4신호를 출력하는 제4전압 검지 회로와, 상기 제3신호 및 상기 제4신호 중 어느 하나가 한쪽의신호를 선택하여 제5신호를 출력하는 신호 선택 회로와, 상기 제1신호와 상기 제2신호의 논리합 출력을 발생하는 제1제어 회로와, 상기 제1신호와 상기 제5신호의 논리합 출력을 발생하는 제2제어 회로를 갖는 것을 특징으로 하는 전압 검지 회로.
  15. 제1전압과 제1전압보다 높은 제2전압을 검지하여 제1신호를 출력하는 전압 검지 회로를 갖고, 전원 전압이 상승할 때에는 제1신호가 제2전압으로 천이하고, 전원 전압이 저하할 때에는 제1신호가 제1전압으로 천이하며, 전원 전압이 상기 제1신호의 천이 전압 이하일 경우 새로운 동작 시퀸스를 금지하는 것을 특징으로 하는 파워 온·오프 리세트 회로.
  16. 제1전압과 제1전압보다 높은 제2전압을 검지하여 제1신호를 출력하는 제1전압 검지 회로와, 상기 제1전압보다 낮은 제3전압을 검지하여 제2신호를 출력하는 제2전압 검지 회로를 갖고, 전원 전압이 상승할 때에는 제1신호가 제2전압으로 천이하고, 전원 전압이 저하할 때에는 제1신호가 제1전압으로 천이하며, 전원 전압이 상기 제1신호의 천이 전압 이하인 경우 새로운 동작 시퀸스를 금지하고, 전원 전압이 상기 제3전원 이하인 경우 즉시 동작 정지하는 것을 특징으로 하는 파워 온·오프 리세트 회로.
  17. 제1전압과 제1전압보다 높은 제2전압을 검지하여 제1신호를 출력하는 제1전압 검지 회로와, 상기 제1전압보다 낮은 제3전압을 검지하여 제2신호를 출력하는 제2전압 검지 회로를 갖고, 전원 전압이 상승할 때에는 제1신호가 제2전압으로 천이하고, 전원 전압이 저하할 때에는 제1신호가 제1전압으로 천이하며, 전원 전압이 제1신호의 천이 전압으로부터 상기 제3전압으로 저하되는 시간이 소정의 동작 시퀸스 종료 시간보다 긴 것을 특징으로 하는 파워 온·오프 리세트 회로.
  18. 제1전압을 검지하여 제1신호를 출력하는 제1전압 검지 회로를 갖고, 전원 전압이 제1전압 이하일 때 동작중의 시퀸스는 계속되게 함과 동시에, 새로운 동작 시퀸스를 금지하는 파워 온·오프 리세트 회로와, 비휘발성 메모리를 갖는 반도체 장치에 있어서, 전원 전압이 상기 제1전압 이하일 때 상기 비휘발성 메모리의 동작을 하지 않는 것을 특징으로 하는 반도체 장치.
  19. 제1전압을 검지하여 제1신호를 출력하는 제1전압 검지 회로와, 상기 제1전압보다 낮은 제2전압을 검지하여 제2신호를 출력하는 제2전압 검지 회로를 갖고, 전원 전압이 상기 제1전압 이하일 때 새로운 동작 시퀸스를 금지하고, 전원 전압이 상기 제2전압 이하일 때 즉시 동작 정지하는 것을 특징으로 하는 파워 온·오프 리세트 회로와, 비휘발성 메모리를 갖는 반도체 장치에 있어서, 전원 전압이 상기 제2전압 이하일 때 비휘발성 메모리의 동작을 하지 않는 것을 특징으로 하는 반도체 장치.
  20. 제1전압과 제1전압보다 높은 제2전압을 검지하여 제1신호를 출력하는 전압 검지 회로를 갖고, 전원 전압이 상승할 때에는 제1신호가 제2전압으로 천이하고, 전원 전압이 저하할 때에는 제1신호가 제1전압으로 천이하며, 전원전압이 상기 제1신호의 천이 전압 이하인 경우 새로운 동작 시퀸스를 금지하는 것을 특징으로 하는 파워 온·오프 리세트 회로와, 비휘발성 메모리를 갖는 반도체 장치에 있어서, 전원 전압이 상기 제1신호의 천이 전압 이하 또는 제3전압 이하일 때 비휘발성 메모리의 동작을 하지 않는 것을 특징으로 하는 반도체 장치.
  21. 제1전압과 제1전압보다 높은 제2전압을 검지하여 제1신호를 출력하는 제1전압 검지 회로와, 상기 제1전압보다 낮은 제3전압을 검지하여 제2신호를 출력하는 제2전압 검지 회로를 갖고, 전원 전압이 상승할 때에는 제1신호가 제2전압으로 천이하고, 전원 전압이 저하할 때에는 제1신호가 제1전압으로 천이하며, 전원 전압이 상기 제1신호의 천이 전압 이하인 경우 새로운 동작 시퀸스를 금지하고, 전원 전압이 상기 제3전압 이하인 경우 즉시 동작 정지하는 것을 특징으로 하는 파워 온·오프 리세트 회로와, 비휘발성 메모리를 갖는 반도체 장치에 있어서, 전원 전압이 상기 제1신호의 천이 전압 이하 또는 제3전압 이하일 때 비휘발성 메모리의 동작을 하지 않는 것을 특징으로 하는 반도체 장치.
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