JPH0773057A - 電子機器 - Google Patents
電子機器Info
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- JPH0773057A JPH0773057A JP5157857A JP15785793A JPH0773057A JP H0773057 A JPH0773057 A JP H0773057A JP 5157857 A JP5157857 A JP 5157857A JP 15785793 A JP15785793 A JP 15785793A JP H0773057 A JPH0773057 A JP H0773057A
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- supply voltage
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- signal
- cpu
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Document Processing Apparatus (AREA)
Abstract
(57)【要約】
【目的】 電源電圧の低下による暴走を未然に防ぐこと
ができると共に、省電力化を図った電子機器を提供す
る。 【構成】 ＣＰＵ２０が、電源電圧検出手段２９から送
出される検出信号によって電源電圧のレベルを判断し、
実行する制御プログラムの処理時間をＣＰＵ２０によっ
て判断し、該判断された処理時間に基づき、実行する制
御プログラムをＣＰＵ２０によって選択する。また、電
源電圧検出手段２９から検出信号が送出された場合に、
前記ＣＰＵ２０によって選択されたプログラム以外で用
いるＲＡＭ２５へのアクセスがＲＡＭ選択手段２７によ
って禁止される。
ができると共に、省電力化を図った電子機器を提供す
る。 【構成】 ＣＰＵ２０が、電源電圧検出手段２９から送
出される検出信号によって電源電圧のレベルを判断し、
実行する制御プログラムの処理時間をＣＰＵ２０によっ
て判断し、該判断された処理時間に基づき、実行する制
御プログラムをＣＰＵ２０によって選択する。また、電
源電圧検出手段２９から検出信号が送出された場合に、
前記ＣＰＵ２０によって選択されたプログラム以外で用
いるＲＡＭ２５へのアクセスがＲＡＭ選択手段２７によ
って禁止される。
Description
【０００１】
【産業上の利用分野】本発明は、電子辞書等の電子機器
に関する。
に関する。
【０００２】
【従来の技術】従来の電子機器、特に電子辞書と呼ばれ
る電池駆動で、しかも電源電圧を検出する電源電圧検出
手段を備えた電子機器においては、該電源電圧検出手段
の検出信号によって記憶装置であるＲＡＭ全体と、電子
機器全体を制御するＣＰＵを初期化するようにしたもの
が多い。
る電池駆動で、しかも電源電圧を検出する電源電圧検出
手段を備えた電子機器においては、該電源電圧検出手段
の検出信号によって記憶装置であるＲＡＭ全体と、電子
機器全体を制御するＣＰＵを初期化するようにしたもの
が多い。
【０００３】図８は、電源電圧検出手段を備えた従来の
電子機器の一例の概略構成を示すブロック図であり、同
図において、電源電圧検出手段１は、電源回路２から供
給される例えば＋５Ｖの駆動電圧ＶＣＣ３の電圧が、予
め設定された所定の設定値以下になると、検出信号をゲ
ートアレイ４と選択許可手段５に送出する。該検出信号
を受けたゲートアレイ４は、その内部回路を初期化する
と共に、ＣＰＵ６にリセット信号を送る。該リセット信
号を受けたＣＰＵ６はＲＯＭ７内に格納されたプログラ
ムに基づいて所定の処理を実行する。
電子機器の一例の概略構成を示すブロック図であり、同
図において、電源電圧検出手段１は、電源回路２から供
給される例えば＋５Ｖの駆動電圧ＶＣＣ３の電圧が、予
め設定された所定の設定値以下になると、検出信号をゲ
ートアレイ４と選択許可手段５に送出する。該検出信号
を受けたゲートアレイ４は、その内部回路を初期化する
と共に、ＣＰＵ６にリセット信号を送る。該リセット信
号を受けたＣＰＵ６はＲＯＭ７内に格納されたプログラ
ムに基づいて所定の処理を実行する。
【０００４】また、前記検出信号を受けた選択許可手段
５は、ゲートアレイ４から出力されるＲＡＭ選択信号
（ＣＳ）をＲＡＭ８に伝えないような処理を施すこと
で、誤データの入力やデータの破壊を防止して、常に電
子機器自体が正常に動作するように構成されている。
尚、図８中、９は電池、１０は各種のデータを表示する
表示部、１１は各種のデータを入力するキー入力部、１
２はＣＰＵ６を駆動するための発振手段である。
５は、ゲートアレイ４から出力されるＲＡＭ選択信号
（ＣＳ）をＲＡＭ８に伝えないような処理を施すこと
で、誤データの入力やデータの破壊を防止して、常に電
子機器自体が正常に動作するように構成されている。
尚、図８中、９は電池、１０は各種のデータを表示する
表示部、１１は各種のデータを入力するキー入力部、１
２はＣＰＵ６を駆動するための発振手段である。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来の電子機器にあっては、常に低下し続ける電池電
圧に対し、膨大な辞書データの検索のような処理時間の
長いプログラムが実行されると、消費電流が増加し、電
池９の電圧の低下が促進される。該電圧低下の促進に伴
いＶＣＣ３に供給される電圧が低下することによって、
電源電圧検出手段１から検出信号が送出されるが、ＣＰ
Ｕ６はプログラムを実行し続けるため、検出信号の処理
が後回しにされてしまい、やがてＶＣＣ３に供給される
電圧がＣＰＵ６の駆動可能電圧の下限値を下回ってしま
うと、その時点でＣＰＵ６は暴走してしまい、電子機器
自体は操作不可能状態となってしまう。
た従来の電子機器にあっては、常に低下し続ける電池電
圧に対し、膨大な辞書データの検索のような処理時間の
長いプログラムが実行されると、消費電流が増加し、電
池９の電圧の低下が促進される。該電圧低下の促進に伴
いＶＣＣ３に供給される電圧が低下することによって、
電源電圧検出手段１から検出信号が送出されるが、ＣＰ
Ｕ６はプログラムを実行し続けるため、検出信号の処理
が後回しにされてしまい、やがてＶＣＣ３に供給される
電圧がＣＰＵ６の駆動可能電圧の下限値を下回ってしま
うと、その時点でＣＰＵ６は暴走してしまい、電子機器
自体は操作不可能状態となってしまう。
【０００６】また、電源電圧検出手段１から検出信号が
送出されることにより、選択許可手段５が働きＣＳ信号
がＲＡＭ８に伝わらなくなることによって、該ＲＡＭ８
にアクセスするような検索プログラムを実行している場
合には、ＣＰＵ６の処理とは無関係にＲＡＭ８が選択不
可能状態になり、その時点でＣＰＵ６が暴走してしまう
という問題点があった。
送出されることにより、選択許可手段５が働きＣＳ信号
がＲＡＭ８に伝わらなくなることによって、該ＲＡＭ８
にアクセスするような検索プログラムを実行している場
合には、ＣＰＵ６の処理とは無関係にＲＡＭ８が選択不
可能状態になり、その時点でＣＰＵ６が暴走してしまう
という問題点があった。
【０００７】本発明は上記事情に鑑みてなされたもの
で、電源電圧の低下による暴走を未然に防ぐことができ
ると共に、省電力化を図った電子機器を提供することに
ある。
で、電源電圧の低下による暴走を未然に防ぐことができ
ると共に、省電力化を図った電子機器を提供することに
ある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に本発明は、データを記憶する記憶手段と、複数レベル
の電源電圧を検出する電源電圧検出手段と、該電源電圧
検出手段の検出信号により電源電圧のレベルを判断する
電圧レベル判断手段と、制御プログラムの処理時間を判
断する処理時間判断手段と、前記電源電圧に応じて実行
するプログラムへのアドレスアクセスを禁止するプログ
ラム選択手段と、前記電源電圧検出手段により検出され
た電源電圧に応じて許可されたプログラム以外で用いる
前記記憶手段へのアクセスを禁止する禁止手段とを具備
してなることを特徴とするものである。
に本発明は、データを記憶する記憶手段と、複数レベル
の電源電圧を検出する電源電圧検出手段と、該電源電圧
検出手段の検出信号により電源電圧のレベルを判断する
電圧レベル判断手段と、制御プログラムの処理時間を判
断する処理時間判断手段と、前記電源電圧に応じて実行
するプログラムへのアドレスアクセスを禁止するプログ
ラム選択手段と、前記電源電圧検出手段により検出され
た電源電圧に応じて許可されたプログラム以外で用いる
前記記憶手段へのアクセスを禁止する禁止手段とを具備
してなることを特徴とするものである。
【０００９】
【作用】電圧レベル判断手段が、電源電圧検出手段から
送出される検出信号によって電源電圧のレベルを判断
し、実行する制御プログラムの処理時間を処理時間判断
手段によって判断し、該判断された処理時間に基づき、
実行する制御プログラムをプログラム選択手段によって
選択する。また、電源電圧検出手段から検出信号が送出
された場合に、前記プログラム選択手段によって選択さ
れたプログラム以外で用いる記憶手段へのアクセスが禁
止手段によって禁止される。
送出される検出信号によって電源電圧のレベルを判断
し、実行する制御プログラムの処理時間を処理時間判断
手段によって判断し、該判断された処理時間に基づき、
実行する制御プログラムをプログラム選択手段によって
選択する。また、電源電圧検出手段から検出信号が送出
された場合に、前記プログラム選択手段によって選択さ
れたプログラム以外で用いる記憶手段へのアクセスが禁
止手段によって禁止される。
【００１０】
【実施例】以下、本発明の実施例を図面に基づき説明す
る。
る。
【００１１】（第１実施例）まず、本発明の第１実施例
を図１〜図６に基づき説明する。図１は、本発明の第１
実施例に係わる電子機器の構成を示すブロック図であ
り、同図中、２０は電子機器全体を制御するＣＰＵ（中
央演算処理装置）で、その動作可能な電圧の下限値は＋
３．７Ｖとなっている。２１はＣＰＵ２０からの信号を
デコードして後述する各手段への信号に変換するための
ゲートアレイ、２２は各種のデータを表示する表示部、
２３は各種のデータを入力するキー入力部、２４はＣＰ
Ｕ２０が実行するプログラムや各種のデータを記憶する
ＲＯＭ（リードオンリメモリ）、２５は各種のデータを
記憶するＲＡＭ（ランダムアクセスメモリ）である。
を図１〜図６に基づき説明する。図１は、本発明の第１
実施例に係わる電子機器の構成を示すブロック図であ
り、同図中、２０は電子機器全体を制御するＣＰＵ（中
央演算処理装置）で、その動作可能な電圧の下限値は＋
３．７Ｖとなっている。２１はＣＰＵ２０からの信号を
デコードして後述する各手段への信号に変換するための
ゲートアレイ、２２は各種のデータを表示する表示部、
２３は各種のデータを入力するキー入力部、２４はＣＰ
Ｕ２０が実行するプログラムや各種のデータを記憶する
ＲＯＭ（リードオンリメモリ）、２５は各種のデータを
記憶するＲＡＭ（ランダムアクセスメモリ）である。
【００１２】２６はＣＰＵ２０を駆動するための発振手
段、２７はＲＡＭ選択手段（禁止手段）で、後述する電
源電圧検出手段から検出信号が送出された場合に、後述
するプログラム選択手段によって選択されたプログラム
以外で用いる記憶手段であるＲＡＭ２５へのアクセスを
禁止するものである。２７は電池電圧から駆動電圧ＶＣ
Ｃを作り出す電源回路、２８は例えば＋５Ｖの駆動電圧
ＶＣＣ、２９は電源電圧を検出する電源電圧検出手段、
３０は駆動電源としての電池である。
段、２７はＲＡＭ選択手段（禁止手段）で、後述する電
源電圧検出手段から検出信号が送出された場合に、後述
するプログラム選択手段によって選択されたプログラム
以外で用いる記憶手段であるＲＡＭ２５へのアクセスを
禁止するものである。２７は電池電圧から駆動電圧ＶＣ
Ｃを作り出す電源回路、２８は例えば＋５Ｖの駆動電圧
ＶＣＣ、２９は電源電圧を検出する電源電圧検出手段、
３０は駆動電源としての電池である。
【００１３】３１は表示信号を表示部２２に送る表示部
コントロールバス、３２はキー入出力信号をキー入力部
２３に送出するキーコントロールバス、３３はゲートア
レイ２１とＲＯＭ２４及びＲＡＭ２５間のデータバス、
３４はＲＯＭ２４，ＲＡＭ２５，ＲＡＭ選択手段２７に
供給されるアドレスバスである。
コントロールバス、３２はキー入出力信号をキー入力部
２３に送出するキーコントロールバス、３３はゲートア
レイ２１とＲＯＭ２４及びＲＡＭ２５間のデータバス、
３４はＲＯＭ２４，ＲＡＭ２５，ＲＡＭ選択手段２７に
供給されるアドレスバスである。
【００１４】３５はリード信号、３６はＲＯＭ２４のチ
ップセレクト（ＣＳ）信号、３７はＲＡＭ２５のライト
（ＷＲ）信号、３８はゲートアレイ２１から送出される
ＲＡＭ２５のチップセレクト（ＣＳ）信号、３９はＲＡ
Ｍ選択手段２７から送出されるチップセレクト（ＣＳ）
信号、４０は電源電圧検出手段２９から送出される電源
電圧検出信号である。
ップセレクト（ＣＳ）信号、３７はＲＡＭ２５のライト
（ＷＲ）信号、３８はゲートアレイ２１から送出される
ＲＡＭ２５のチップセレクト（ＣＳ）信号、３９はＲＡ
Ｍ選択手段２７から送出されるチップセレクト（ＣＳ）
信号、４０は電源電圧検出手段２９から送出される電源
電圧検出信号である。
【００１５】４１はＣＰＵ２０からゲートアレイ２１を
コントロールするためのコントロールバス、４２はＣＰ
Ｕ２０とゲートアレイ２１のデータバス、４３はＣＰＵ
２０とゲートアレイ２１のアドレスバスである。
コントロールするためのコントロールバス、４２はＣＰ
Ｕ２０とゲートアレイ２１のデータバス、４３はＣＰＵ
２０とゲートアレイ２１のアドレスバスである。
【００１６】図２は、電源電圧検出手段２９の内部構成
を示すブロック図であり、同図中、４４は入力電圧が例
えば４．３Ｖを下回るとローレベルの信号を出す第１の
リセットＩＣ、４５は入力電圧が例えば４．０Ｖを下回
るとローレベルの信号を出す第２のリセットＩＣ、４６
は入力電圧が例えば３．８Ｖを下回るとローレベルの信
号を出す第３のリセットＩＣである。４６，４７，４８
は第１〜第３のリセットＩＣ４４〜４５からの出力信号
である。
を示すブロック図であり、同図中、４４は入力電圧が例
えば４．３Ｖを下回るとローレベルの信号を出す第１の
リセットＩＣ、４５は入力電圧が例えば４．０Ｖを下回
るとローレベルの信号を出す第２のリセットＩＣ、４６
は入力電圧が例えば３．８Ｖを下回るとローレベルの信
号を出す第３のリセットＩＣである。４６，４７，４８
は第１〜第３のリセットＩＣ４４〜４５からの出力信号
である。
【００１７】図３は、ＲＡＭ選択手段２７の内部構成を
示すブロック図であり、同図中、４９はアドレスバス３
４を介して供給される信号によって選択信号を振り分け
るデコードＩＣ（７４ＨＣ１３８相当）、５０，５１は
入力信号を反転して出力する第１及び第２のインバータ
（７４ＨＣ１４相当）、５２，５３，５４は２入力の第
１，第２，第３のＯＲゲート（７４ＨＣ３２相当）、５
５は３入力のＡＮＤゲートである。第１及び第２のイン
バータ５０，５１に図２に示す第１及び第２のリセット
ＩＣ４４，４５からの出力信号４６，４７が入力する。
また、第３のＯＲゲート５４に第３のリセットＩＣ４６
からの出力信号４８が入力する。
示すブロック図であり、同図中、４９はアドレスバス３
４を介して供給される信号によって選択信号を振り分け
るデコードＩＣ（７４ＨＣ１３８相当）、５０，５１は
入力信号を反転して出力する第１及び第２のインバータ
（７４ＨＣ１４相当）、５２，５３，５４は２入力の第
１，第２，第３のＯＲゲート（７４ＨＣ３２相当）、５
５は３入力のＡＮＤゲートである。第１及び第２のイン
バータ５０，５１に図２に示す第１及び第２のリセット
ＩＣ４４，４５からの出力信号４６，４７が入力する。
また、第３のＯＲゲート５４に第３のリセットＩＣ４６
からの出力信号４８が入力する。
【００１８】図４は、ＲＡＭ２５のアドレスマップであ
り、同図中、５６は０ＨからＦＦＦＨまでの長時間検索
データエリア、５７は１０００Ｈから７ＦＦＦＨまでの
通常検索エリア、５８は８０００ＨからＦＦＦＦＨまで
のユーザデータエリアである。
り、同図中、５６は０ＨからＦＦＦＨまでの長時間検索
データエリア、５７は１０００Ｈから７ＦＦＦＨまでの
通常検索エリア、５８は８０００ＨからＦＦＦＦＨまで
のユーザデータエリアである。
【００１９】各データエリア５６，５７，５８には処理
時間が考慮されたデータが格納されている。
時間が考慮されたデータが格納されている。
【００２０】図５は、ゲートアレイ２１の内部回路であ
る電源電圧検出信号４０の読み込み部の回路構成を示す
ブロック図であり、同図中、５９はデータバスバッファ
（７４ＨＣ５４１相当）、６０は任意のＩ／Ｏアドレス
に割り当てられた検出信号読み込み用のチップセレクト
（ＣＳ）信号、６１は３入力のＡＮＤゲートである。こ
のＡＮＤゲート６１の出力端子はＣＰＵ２０のＩＮＴ
（割り込み）端子に接続され、ゲートアレイ２１を通し
てコントロールされる。
る電源電圧検出信号４０の読み込み部の回路構成を示す
ブロック図であり、同図中、５９はデータバスバッファ
（７４ＨＣ５４１相当）、６０は任意のＩ／Ｏアドレス
に割り当てられた検出信号読み込み用のチップセレクト
（ＣＳ）信号、６１は３入力のＡＮＤゲートである。こ
のＡＮＤゲート６１の出力端子はＣＰＵ２０のＩＮＴ
（割り込み）端子に接続され、ゲートアレイ２１を通し
てコントロールされる。
【００２１】図６は表示部２２に表示されるメッセージ
の表示例を示す図であり、同図中、６２は通常の入力画
面、６３は電池電圧が所定設定値より低下したときのメ
ッセージ表示画面、６４は電池交換を促すメッセージ表
示画面である。
の表示例を示す図であり、同図中、６２は通常の入力画
面、６３は電池電圧が所定設定値より低下したときのメ
ッセージ表示画面、６４は電池交換を促すメッセージ表
示画面である。
【００２２】次に、本実施例に係わる電子機器の動作
を、図１〜図６を用いて説明する。
を、図１〜図６を用いて説明する。
【００２３】まず、駆動電圧ＶＣＣ２８が＋４．３Ｖま
では総てのプログラムが動作するが、駆動電圧ＶＣＣ２
８が＋４．３Ｖ以下になった時点で第１のリセットＩＣ
４４からローレベルの信号４６が出力される。この信号
４６はＡＮＤゲート６１に入力され、該ＡＮＤゲート６
１の出力はローレベルになるため、ＣＰＵ２０に割り込
みがかかる。割り込み信号を受けたＣＰＵ２０は、任意
のＩ／Ｏ・ＣＳ信号６０を選択して、どのレベルの電源
電圧検出信号が出力されたかを読み込む。
では総てのプログラムが動作するが、駆動電圧ＶＣＣ２
８が＋４．３Ｖ以下になった時点で第１のリセットＩＣ
４４からローレベルの信号４６が出力される。この信号
４６はＡＮＤゲート６１に入力され、該ＡＮＤゲート６
１の出力はローレベルになるため、ＣＰＵ２０に割り込
みがかかる。割り込み信号を受けたＣＰＵ２０は、任意
のＩ／Ｏ・ＣＳ信号６０を選択して、どのレベルの電源
電圧検出信号が出力されたかを読み込む。
【００２４】例えば、＋４．３Ｖの電源電圧検出信号を
認識したＣＰＵ２０は、予めＲＯＭ２４内に格納してあ
る検索プログラム処理時間の中から検索時間が例えば１
０分以上かかる検索プログラムの実行を禁止するための
プログラムを実行し、操作者がその検索プログラムを選
択した場合には、電池電圧低下のためそのプログラムを
実行できない旨のメッセージである例えば「電池を交換
しなければ検索できません」を図６の表示画面６３のよ
うに表示部２２に出力する。
認識したＣＰＵ２０は、予めＲＯＭ２４内に格納してあ
る検索プログラム処理時間の中から検索時間が例えば１
０分以上かかる検索プログラムの実行を禁止するための
プログラムを実行し、操作者がその検索プログラムを選
択した場合には、電池電圧低下のためそのプログラムを
実行できない旨のメッセージである例えば「電池を交換
しなければ検索できません」を図６の表示画面６３のよ
うに表示部２２に出力する。
【００２５】また、前記ローレベルの信号４６はＲＡＭ
選択手段２７に入力され、第１のインバータ５０によっ
て反転されることによってハイレベルの信号となって第
１のＯＲゲート５２に入力される。その時点で第１のＯ
Ｒゲート５２のもう一方の入力端子にどのような信号が
入力されても、該第１のＯＲゲート５２の出力はハイレ
ベルのままである。ＲＡＭ２５全体のＣＳ信号３８がデ
コードＩＣ４９に入力されると、該デコードＩＣ４９は
どのアドレスにアクセスしているかをアドレス信号３４
によって判断し、出力端子Ｙ０〜Ｙ７に出力する。
選択手段２７に入力され、第１のインバータ５０によっ
て反転されることによってハイレベルの信号となって第
１のＯＲゲート５２に入力される。その時点で第１のＯ
Ｒゲート５２のもう一方の入力端子にどのような信号が
入力されても、該第１のＯＲゲート５２の出力はハイレ
ベルのままである。ＲＡＭ２５全体のＣＳ信号３８がデ
コードＩＣ４９に入力されると、該デコードＩＣ４９は
どのアドレスにアクセスしているかをアドレス信号３４
によって判断し、出力端子Ｙ０〜Ｙ７に出力する。
【００２６】前記信号４６がローレベルになった時点で
０Ｈ〜ＦＦＦＨまでのＲＡＭアドレスをＣＰＵ２０が選
択しようとすると、デコードＩＣ４９のＹ０端子の出力
がローレベルになり第１のＯＲゲート５２に入力される
が、もう一方の入力端子がハイレベルであるために、第
１のＯＲゲート５２の出力はハイレベルのままで、０Ｈ
からＦＦＦＨまでのＲＡＭアドレスは選択できないこと
になる。
０Ｈ〜ＦＦＦＨまでのＲＡＭアドレスをＣＰＵ２０が選
択しようとすると、デコードＩＣ４９のＹ０端子の出力
がローレベルになり第１のＯＲゲート５２に入力される
が、もう一方の入力端子がハイレベルであるために、第
１のＯＲゲート５２の出力はハイレベルのままで、０Ｈ
からＦＦＦＨまでのＲＡＭアドレスは選択できないこと
になる。
【００２７】同様に、駆動電圧ＶＣＣ２８が＋４．０Ｖ
を下回ると第２のリセットＩＣ４５からローレベルの信
号４７が出力され、上述した第１のリセットＩＣ４４の
場合と同様の処理が行われ、この場合は、禁止ＲＡＭア
ドレスが０ＨからＦＦＦＨに加え１０００Ｈから７ＦＦ
ＦＨもアクセスできないことになる。そして、駆動電圧
ＶＣＣ２８が＋３．８ＶになるとＲＡＭ２５全体が選択
禁止になり、また、総てのプログラムの実行を停止し、
例えば「電池を交換してください」というメッセージを
図６の表示画面６４のように表示部２２に出力し、キー
入力部２３の入力を無効とし、表示部２２の画面表示を
オフにする。
を下回ると第２のリセットＩＣ４５からローレベルの信
号４７が出力され、上述した第１のリセットＩＣ４４の
場合と同様の処理が行われ、この場合は、禁止ＲＡＭア
ドレスが０ＨからＦＦＦＨに加え１０００Ｈから７ＦＦ
ＦＨもアクセスできないことになる。そして、駆動電圧
ＶＣＣ２８が＋３．８ＶになるとＲＡＭ２５全体が選択
禁止になり、また、総てのプログラムの実行を停止し、
例えば「電池を交換してください」というメッセージを
図６の表示画面６４のように表示部２２に出力し、キー
入力部２３の入力を無効とし、表示部２２の画面表示を
オフにする。
【００２８】（第２実施例）次に、本発明の第２実施例
を図７に基づき説明する。上述した第１実施例では、電
源電圧検出手段２９を複数のリセットＩＣ４５〜４６を
使用する方式で説明したが、これに代えてＡＤコンバー
タを使用する方式としてもよい。本実施例はＡＤコンバ
ータを使用したもので、図７は、本実施例に係わる電子
機器の電源電圧検出手段の内部構成を示すブロック図で
あり、同図中、６５はアナログ信号をデジタル信号に変
換するＡＤコンバータ、６６はＡＤコンバータ６５の出
力を所定の値に分割するためのデコードＩＣ（７４ＨＣ
１３８）、６７はＡＤコンバータ６５を定期的に起動す
るためのタイミングパルス発生回路である。
を図７に基づき説明する。上述した第１実施例では、電
源電圧検出手段２９を複数のリセットＩＣ４５〜４６を
使用する方式で説明したが、これに代えてＡＤコンバー
タを使用する方式としてもよい。本実施例はＡＤコンバ
ータを使用したもので、図７は、本実施例に係わる電子
機器の電源電圧検出手段の内部構成を示すブロック図で
あり、同図中、６５はアナログ信号をデジタル信号に変
換するＡＤコンバータ、６６はＡＤコンバータ６５の出
力を所定の値に分割するためのデコードＩＣ（７４ＨＣ
１３８）、６７はＡＤコンバータ６５を定期的に起動す
るためのタイミングパルス発生回路である。
【００２９】駆動電圧ＶＣＣ２８はＡＤコンバータ６５
のアナログ入力端子に接続され、タイミングパルス発生
回路６７の信号がローレベルとなった時にデジタル変換
動作を開始する。デジタル変換が終了すると出力端子Ｄ
０〜Ｄ７にデジタル値が出力されてラッチされるが、駆
動電圧ＶＣＣ２８の電圧がそれぞれ４．３Ｖ，４．０
Ｖ，３．８Ｖに対応する出力がデコードできるようにデ
コードＩＣ６６を接続しておくと、デコードＩＣ６６の
出力端子から４．３Ｖの電源電圧検出信号４６，４．０
Ｖの電源電圧検出信号４７，３．８Ｖの電源電圧検出信
号４８がそれぞれ出力する。これらの電源電圧検出信号
４６〜４８が出力された後の処理は第１実施例と同様で
ある。
のアナログ入力端子に接続され、タイミングパルス発生
回路６７の信号がローレベルとなった時にデジタル変換
動作を開始する。デジタル変換が終了すると出力端子Ｄ
０〜Ｄ７にデジタル値が出力されてラッチされるが、駆
動電圧ＶＣＣ２８の電圧がそれぞれ４．３Ｖ，４．０
Ｖ，３．８Ｖに対応する出力がデコードできるようにデ
コードＩＣ６６を接続しておくと、デコードＩＣ６６の
出力端子から４．３Ｖの電源電圧検出信号４６，４．０
Ｖの電源電圧検出信号４７，３．８Ｖの電源電圧検出信
号４８がそれぞれ出力する。これらの電源電圧検出信号
４６〜４８が出力された後の処理は第１実施例と同様で
ある。
【００３０】
【発明の効果】以上詳述したごとく本発明の電子機器に
よれば、電源電圧のレベルに応じて実行するプログラム
を制限し、記憶手段のアクセスエリアを制限すること
で、電圧低下による暴走を未然に防止することができ
る。また、無駄なプログラムの実行がなくなるので、省
電力になり、限りある電池電圧を有効に使うことができ
るという効果を奏する。
よれば、電源電圧のレベルに応じて実行するプログラム
を制限し、記憶手段のアクセスエリアを制限すること
で、電圧低下による暴走を未然に防止することができ
る。また、無駄なプログラムの実行がなくなるので、省
電力になり、限りある電池電圧を有効に使うことができ
るという効果を奏する。
【図１】本発明の第１実施例に係わる電子機器の構成を
示すブロック図である。
示すブロック図である。
【図２】同電子機器における電源電圧検出手段の内部構
成を示すブロック図である。
成を示すブロック図である。
【図３】同電子機器におけるＲＡＭ選択手段の内部構成
を示すブロック図である。
を示すブロック図である。
【図４】同電子機器におけるＲＡＭのアドレスマップで
ある。
ある。
【図５】同電子機器におけるゲートアレイの内部回路で
ある電源電圧検出信号の読み込み部の回路構成を示すブ
ロック図である。
ある電源電圧検出信号の読み込み部の回路構成を示すブ
ロック図である。
【図６】同電子機器における表示部に表示されるメッセ
ージの表示例を示す図である。
ージの表示例を示す図である。
【図７】本発明の第２実施例に係わる電子機器における
電圧電源検出手段の内部構成を示すブロック図である。
電圧電源検出手段の内部構成を示すブロック図である。
【図８】従来の電子機器の構成を示すブロック図であ
る。
る。
２０ ＣＰＵ（電圧レベル判断手段，処理時間判断手
段，プログラム判断手段） ２５ ＲＡＭ（記憶手段） ２７ ＲＡＭ選択手段（禁止手段） ２９ 電源電圧検出手段
段，プログラム判断手段） ２５ ＲＡＭ（記憶手段） ２７ ＲＡＭ選択手段（禁止手段） ２９ 電源電圧検出手段
Claims (1)
- 【請求項１】 データを記憶する記憶手段と、複数レベ
ルの電源電圧を検出する電源電圧検出手段と、該電源電
圧検出手段の検出信号により電源電圧のレベルを判断す
る電圧レベル判断手段と、制御プログラムの処理時間を
判断する処理時間判断手段と、前記電源電圧に応じて実
行するプログラムへのアドレスアクセスを禁止するプロ
グラム選択手段と、前記電源電圧検出手段により検出さ
れた電源電圧に応じて許可されたプログラム以外で用い
る前記記憶手段へのアクセスを禁止する禁止手段とを具
備してなることを特徴とする電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5157857A JPH0773057A (ja) | 1993-06-03 | 1993-06-03 | 電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5157857A JPH0773057A (ja) | 1993-06-03 | 1993-06-03 | 電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0773057A true JPH0773057A (ja) | 1995-03-17 |
Family
ID=15658900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5157857A Pending JPH0773057A (ja) | 1993-06-03 | 1993-06-03 | 電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0773057A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997007408A1 (fr) * | 1995-08-21 | 1997-02-27 | Matsushita Electronics Corporation | Systeme de detection de tension, circuit de remise a zero/remise en service d'un circuit et dispositif semi-conducteur |
| JP2006209031A (ja) * | 2005-01-31 | 2006-08-10 | Casio Comput Co Ltd | 電子機器およびその制御プログラム |
| JP2014041647A (ja) * | 2008-09-30 | 2014-03-06 | Intel Corp | 低電圧動作時のキャッシュ部分のディセーブル |
-
1993
- 1993-06-03 JP JP5157857A patent/JPH0773057A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997007408A1 (fr) * | 1995-08-21 | 1997-02-27 | Matsushita Electronics Corporation | Systeme de detection de tension, circuit de remise a zero/remise en service d'un circuit et dispositif semi-conducteur |
| US5864247A (en) * | 1995-08-21 | 1999-01-26 | Matsushita Electronics Corporation | Voltage detection circuit, power-on/off reset circuit, and semiconductor device |
| US6246624B1 (en) | 1995-08-21 | 2001-06-12 | Matsushita Electric Industrial Co., Ltd. | Voltage detection circuit power-on/off reset circuit and semiconductor device |
| US6538482B2 (en) | 1995-08-21 | 2003-03-25 | Matsushita Electric Industrial Co., Ltd. | Voltage detection circuit, power-on/off reset circuit, and semiconductor device |
| US6822493B2 (en) | 1995-08-21 | 2004-11-23 | Matsushita Electronics Corporation | Voltage detection circuit, power-on/off reset circuit, and semiconductor device |
| US6882193B2 (en) | 1995-08-21 | 2005-04-19 | Matsushita Electric Industrial Co., Ltd. | Voltage detection circuit, power-on/off reset circuit, and semiconductor device |
| JP2006209031A (ja) * | 2005-01-31 | 2006-08-10 | Casio Comput Co Ltd | 電子機器およびその制御プログラム |
| JP4604742B2 (ja) * | 2005-01-31 | 2011-01-05 | カシオ計算機株式会社 | 電子機器およびその制御プログラム |
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