JPH04340148A - パーソナルコンピュータ - Google Patents
パーソナルコンピュータInfo
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- JPH04340148A JPH04340148A JP915090A JP509091A JPH04340148A JP H04340148 A JPH04340148 A JP H04340148A JP 915090 A JP915090 A JP 915090A JP 509091 A JP509091 A JP 509091A JP H04340148 A JPH04340148 A JP H04340148A
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- JP
- Japan
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- battery
- personal computer
- eeprom
- cpu
- circuit
- Prior art date
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- Pending
Links
- 230000015654 memory Effects 0.000 claims description 21
- 230000003213 activating effect Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- 102100029968 Calreticulin Human genes 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 101100326671 Homo sapiens CALR gene Proteins 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- XDLMVUHYZWKMMD-UHFFFAOYSA-N 3-trimethoxysilylpropyl 2-methylprop-2-enoate Chemical compound CO[Si](OC)(OC)CCCOC(=O)C(C)=C XDLMVUHYZWKMMD-UHFFFAOYSA-N 0.000 description 1
- 101000706243 Homo sapiens Prominin-2 Proteins 0.000 description 1
- 102100031190 Prominin-2 Human genes 0.000 description 1
- 101150065817 ROM2 gene Proteins 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Read Only Memory (AREA)
- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
[発明の目的]
【0001】
【産業上の利用分野】この発明は、電源として二次電池
(以下、バッテリーと称す。)を使用するパーソナルコ
ンピュータに係わり、特に、記憶手段として、EEPR
OMを使用するパーソナルコンピュータに関わる。
(以下、バッテリーと称す。)を使用するパーソナルコ
ンピュータに係わり、特に、記憶手段として、EEPR
OMを使用するパーソナルコンピュータに関わる。
【0002】
【従来の技術】従来、パーソナルコンピュータはデスク
トップ型であった。特定用途向けのIC(ASIC)や
表面実装技術PCB等の技術的進歩に伴いラップトップ
型やブック型と進化して来た。また、前記進化に伴い、
パーソナルコンピュータへの電源供給に於いても、AC
駆動電源から電池駆動電源へと移行した。そして、パー
ソナルコンピュータを制御する基本入出力(BIOS)
プログラムは、消去可能な読み出し専用メモリEPRO
Mに格納されていた。機能強化によるバージョンアップ
やエラー訂正のための修正変更が生じた時、EPROM
の場合直接書込み出来なかった。そのため、新たに修正
変更した別のEPROMを再度パーソナルコンピュータ
にアセンブリし直す事を行っていた。最近では、再度、
アセンブリし直す作業はせずBIOSプログラムを電気
的に消去可能でプログラム可能な読み出し専用メモリ(
以下、EEPROMと称す。)をパーソナルコンピュー
タに搭載する事も始めている。
トップ型であった。特定用途向けのIC(ASIC)や
表面実装技術PCB等の技術的進歩に伴いラップトップ
型やブック型と進化して来た。また、前記進化に伴い、
パーソナルコンピュータへの電源供給に於いても、AC
駆動電源から電池駆動電源へと移行した。そして、パー
ソナルコンピュータを制御する基本入出力(BIOS)
プログラムは、消去可能な読み出し専用メモリEPRO
Mに格納されていた。機能強化によるバージョンアップ
やエラー訂正のための修正変更が生じた時、EPROM
の場合直接書込み出来なかった。そのため、新たに修正
変更した別のEPROMを再度パーソナルコンピュータ
にアセンブリし直す事を行っていた。最近では、再度、
アセンブリし直す作業はせずBIOSプログラムを電気
的に消去可能でプログラム可能な読み出し専用メモリ(
以下、EEPROMと称す。)をパーソナルコンピュー
タに搭載する事も始めている。
【0003】このEEPROMをパーソナルコンピュー
タに搭載する場合、ある特定のメモリ領域だけを変更修
正することは出来ない。そのため、BIOSプログラム
を1バイトでも変更修正する場合、一度、EEPROM
の記憶内容全てを消去する。そして、一から記憶内容を
書込む作業を必要とする。記憶容量1MbyteEEP
ROMの場合、一から記憶内容を書込むのに約10秒か
かる。この書込みを実行している途中でパーソナルコン
ピュータのバッテリーがローバッテリー状態または無く
なった時、電源供給が停止してしまいEEPROMへの
書込みが最後まで実行出来ない。その結果、EEPRO
Mに格納されたBIOSプログラムは再起動時正常に動
作しないという不具合を生じた。
タに搭載する場合、ある特定のメモリ領域だけを変更修
正することは出来ない。そのため、BIOSプログラム
を1バイトでも変更修正する場合、一度、EEPROM
の記憶内容全てを消去する。そして、一から記憶内容を
書込む作業を必要とする。記憶容量1MbyteEEP
ROMの場合、一から記憶内容を書込むのに約10秒か
かる。この書込みを実行している途中でパーソナルコン
ピュータのバッテリーがローバッテリー状態または無く
なった時、電源供給が停止してしまいEEPROMへの
書込みが最後まで実行出来ない。その結果、EEPRO
Mに格納されたBIOSプログラムは再起動時正常に動
作しないという不具合を生じた。
【0004】
【発明が解決しようとする課題】本発明は、上記のよう
な従来技術の欠点を除去し、パーソナルコンピュータの
バッテリーの電圧容量を検出する。さらに、その電圧容
量が少なくなった時、EEPROMへの書込みを禁止す
ることによって、より使い勝手の向上したパーソナルコ
ンピュータを提供することを目的とする。[発明の構成
]
な従来技術の欠点を除去し、パーソナルコンピュータの
バッテリーの電圧容量を検出する。さらに、その電圧容
量が少なくなった時、EEPROMへの書込みを禁止す
ることによって、より使い勝手の向上したパーソナルコ
ンピュータを提供することを目的とする。[発明の構成
]
【0005】
【課題を解決するための手段】上記目的を達成するため
に、本発明においては、バッテリー内蔵のパーソナルコ
ンピュータにおいて、前記パーソナルコンピュータを制
御する基本入出力プログラム等を格納するメモリ手段と
、前記プログラムを起動し前記メモリ手段に格納された
記憶内容を更新する手段と、前記バッテリーの電圧容量
を検出する手段と、バッテリーの電圧容量を検出し、前
記検出手段によりローバッテリーを検出した時、前記メ
モリ手段に格納された記憶内容の更新を禁止する手段を
具備することを特徴としたパーソナルコンピュータを提
供する。
に、本発明においては、バッテリー内蔵のパーソナルコ
ンピュータにおいて、前記パーソナルコンピュータを制
御する基本入出力プログラム等を格納するメモリ手段と
、前記プログラムを起動し前記メモリ手段に格納された
記憶内容を更新する手段と、前記バッテリーの電圧容量
を検出する手段と、バッテリーの電圧容量を検出し、前
記検出手段によりローバッテリーを検出した時、前記メ
モリ手段に格納された記憶内容の更新を禁止する手段を
具備することを特徴としたパーソナルコンピュータを提
供する。
【0006】
【作用】このように構成されたものに於いては、パーソ
ナルコンピュータ内蔵のバッテリーの電圧容量を検出す
る。検出された電圧容量が少なくなった時、読み出し専
用メモリへの書込みを禁止する。その結果、メモリへの
書込み最中にバッテリーの電圧容量が減少し、パーソナ
ルコンピュータが再起動できなくなる不具合を解消する
。
ナルコンピュータ内蔵のバッテリーの電圧容量を検出す
る。検出された電圧容量が少なくなった時、読み出し専
用メモリへの書込みを禁止する。その結果、メモリへの
書込み最中にバッテリーの電圧容量が減少し、パーソナ
ルコンピュータが再起動できなくなる不具合を解消する
。
【0007】
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図1は、本発明の一実施例のシステム構成
を示すブロック図である。
て説明する。図1は、本発明の一実施例のシステム構成
を示すブロック図である。
【0008】図において、符号1はCPUであり、RO
Mに格納されたプログラムを実行し、システムバス27
を介して各ハードウェアを制御する。このCPU1は、
例えば、インテル社製の16ビットCPU「80C28
6」である。本パーソナルコンピュータはバッテリー駆
動用電源を用いる。この為、消費電力の少ないCMOS
タイプのCPUを使用する。符号2はEEPROMであ
り、電気的にプログラム内容を消去することができるプ
ログラマブルROMである。このEEPROM2には、
システムの電源投入時の初期化プログラムや各ハードウ
エアの基本動作を規定したBIOSプログラム等を格納
する。EEPROM2は、例えば、インテル社製の10
24KbyteのCMOS FLASH MEMO
RY「28F010」である。符号3はRAMであり、
MS−DOSやアプリケーションプログラム等を格納す
る。 符号4はプログラム可能な割込みコントローラ(PIT
)であり、CPU1への割込みを発生する。このPIT
4は、通常市販されている汎用LSIを使用する。符号
5はDMAコントローラであり、CPU1を介さずに直
接にI/O機器とRAM3間でシステムバス27を介し
てデータのやりとりを行う。これにより高速・大容量の
データ転送がCPU1のオーバーヘッドを伴わずに可能
となる。符号6はタイマであり、特定の時間間隔をCP
U1に知らせる。符号7はリアルタイムクロックRTC
であり、クロックを生成しCPU1に知らせる。このR
TC7は、ある事象と他の事象との間の経過時間の測定
を行う。また、一定時間になると開始しなければならな
い処理を起動するための時刻を示す。符号8は漢字RO
Mであり、漢字、文字、数字や特殊記号パターンを記憶
する。符号9はフロッピーディスクコントローラFDC
であり、CPU1からの制御信号を受取り、フロッピー
ディスクドライブFDDへのデータの入出力を制御する
。符号10は3.5インチFDDであり、MS−DOS
の管理の下、記憶装置Aとして割当てる。符号12はプ
リンタコントローラであり、CPU1からの印字命令を
受取り、プリンタへのデータの入出力を制御する。符号
11は5インチFDDまたはプリンタであり、パーソナ
ルコンピュータ筐体に設置されたFDD/PRTコネク
タを介して本体システムに接続される。5インチFDD
11は、MS−DOSの管理の下、記憶装置Bとして割
当てる。符号13はキーボードコントローラKBCであ
り、キーボードKB14から入力されたデータに基づき
、キーボードマトリックスコードKMCを生成する。 このKBC13はKMCデータをCPU1へ送信する。 CPU1は受信したKMCデータに基づき、KB14か
らの入力データを判別する。符号15はRS−232C
コントローラであり、本パーソナルコンピュータとデー
タ通信装置とのインタフェースを行う。符号16はハー
ドディスクコントローラHDCであり、CPU1からの
制御信号を受取り、3.5インチハードディスクドライ
ブHDD17を制御する。このHDD17はフロッピー
ディスクFDに比べて記憶容量が大きく、データの読み
書きが高速である。MS−DOSの管理の下、記憶装置
Cとして割当てる。符号18はCRTコントローラ(C
RTC)であり、CRTディスプレイ20及びプラズマ
ディスプレイPDP19とCPU1との間のインターフ
ェース機能を果たすICである。KB14からの入力デ
ータに基づき、CPU1はキー入力データを判断しシス
テムバス27を介してCRTCへ制御信号等を送信する
。CRTC18は制御信号等に基づき、キャラクタ、外
字やグラフィック情報を夫々対応するメモリ(テキスト
RAM22、外字RAM23とVRAM21)に書込み
水平/垂直同期信号に同期してディスプレイに出力する
。符号24は電源コントローラであり、4ビットパワー
コントロールCPUを内蔵し、ACアダプター(図示省
略)からの電源供給を制御する。さらに、バッテリーパ
ック25への充電容量も制御する。バッテリーパック2
5から出力された直流電圧をDC/DCコンバータ26
を介して所定の直流電圧を生成する。DC/DCコンバ
ータ26で生成された+5Vと+12Vは夫々EEPR
OM2に供給される。図2は、本発明の第1の実施例に
示したEEPROM2の記憶内容書替え機構を示した要
部ブロック図である。図3は、本発明のROM内容書換
えルーチンを示したフローチャートである。
Mに格納されたプログラムを実行し、システムバス27
を介して各ハードウェアを制御する。このCPU1は、
例えば、インテル社製の16ビットCPU「80C28
6」である。本パーソナルコンピュータはバッテリー駆
動用電源を用いる。この為、消費電力の少ないCMOS
タイプのCPUを使用する。符号2はEEPROMであ
り、電気的にプログラム内容を消去することができるプ
ログラマブルROMである。このEEPROM2には、
システムの電源投入時の初期化プログラムや各ハードウ
エアの基本動作を規定したBIOSプログラム等を格納
する。EEPROM2は、例えば、インテル社製の10
24KbyteのCMOS FLASH MEMO
RY「28F010」である。符号3はRAMであり、
MS−DOSやアプリケーションプログラム等を格納す
る。 符号4はプログラム可能な割込みコントローラ(PIT
)であり、CPU1への割込みを発生する。このPIT
4は、通常市販されている汎用LSIを使用する。符号
5はDMAコントローラであり、CPU1を介さずに直
接にI/O機器とRAM3間でシステムバス27を介し
てデータのやりとりを行う。これにより高速・大容量の
データ転送がCPU1のオーバーヘッドを伴わずに可能
となる。符号6はタイマであり、特定の時間間隔をCP
U1に知らせる。符号7はリアルタイムクロックRTC
であり、クロックを生成しCPU1に知らせる。このR
TC7は、ある事象と他の事象との間の経過時間の測定
を行う。また、一定時間になると開始しなければならな
い処理を起動するための時刻を示す。符号8は漢字RO
Mであり、漢字、文字、数字や特殊記号パターンを記憶
する。符号9はフロッピーディスクコントローラFDC
であり、CPU1からの制御信号を受取り、フロッピー
ディスクドライブFDDへのデータの入出力を制御する
。符号10は3.5インチFDDであり、MS−DOS
の管理の下、記憶装置Aとして割当てる。符号12はプ
リンタコントローラであり、CPU1からの印字命令を
受取り、プリンタへのデータの入出力を制御する。符号
11は5インチFDDまたはプリンタであり、パーソナ
ルコンピュータ筐体に設置されたFDD/PRTコネク
タを介して本体システムに接続される。5インチFDD
11は、MS−DOSの管理の下、記憶装置Bとして割
当てる。符号13はキーボードコントローラKBCであ
り、キーボードKB14から入力されたデータに基づき
、キーボードマトリックスコードKMCを生成する。 このKBC13はKMCデータをCPU1へ送信する。 CPU1は受信したKMCデータに基づき、KB14か
らの入力データを判別する。符号15はRS−232C
コントローラであり、本パーソナルコンピュータとデー
タ通信装置とのインタフェースを行う。符号16はハー
ドディスクコントローラHDCであり、CPU1からの
制御信号を受取り、3.5インチハードディスクドライ
ブHDD17を制御する。このHDD17はフロッピー
ディスクFDに比べて記憶容量が大きく、データの読み
書きが高速である。MS−DOSの管理の下、記憶装置
Cとして割当てる。符号18はCRTコントローラ(C
RTC)であり、CRTディスプレイ20及びプラズマ
ディスプレイPDP19とCPU1との間のインターフ
ェース機能を果たすICである。KB14からの入力デ
ータに基づき、CPU1はキー入力データを判断しシス
テムバス27を介してCRTCへ制御信号等を送信する
。CRTC18は制御信号等に基づき、キャラクタ、外
字やグラフィック情報を夫々対応するメモリ(テキスト
RAM22、外字RAM23とVRAM21)に書込み
水平/垂直同期信号に同期してディスプレイに出力する
。符号24は電源コントローラであり、4ビットパワー
コントロールCPUを内蔵し、ACアダプター(図示省
略)からの電源供給を制御する。さらに、バッテリーパ
ック25への充電容量も制御する。バッテリーパック2
5から出力された直流電圧をDC/DCコンバータ26
を介して所定の直流電圧を生成する。DC/DCコンバ
ータ26で生成された+5Vと+12Vは夫々EEPR
OM2に供給される。図2は、本発明の第1の実施例に
示したEEPROM2の記憶内容書替え機構を示した要
部ブロック図である。図3は、本発明のROM内容書換
えルーチンを示したフローチャートである。
【0009】図2において、EEPROM2は、128
Kbyte×8の記憶容量を持つ。通常、+5Vの直流
電圧がDC/DCコンバータを介してEEPROM2の
VccとVpp端子に電源供給される。EEPROM2
は+5Vの直流電圧で通常の読み出し専用のROMと同
じ動作を行う。今、CPU1がEEPROM2に格納さ
れたBIOSプログラム等の書替えを実行する。CPU
1は、ローレベル状態のwrite 信号49を送出す
る。write 信号49は、OR回路41の入力端子
に接続される。 電源コントローラ24は、常時、バッテリーの電圧容量
を検出し、バッテリーがローバッテリー状態であるか否
かをCPU1に知らせる。CPU1は所定のレジスタに
前記バッテリーの状態をセットする。即ち、ローバッテ
リー状態の時所定のレジスタに0をセットし、それ以外
のとき1をセットする。前記レジスタは、CPU1内蔵
の汎用レジスタ又はCPU1外部の専用のレジスタを設
けてもよい。CPU1は前記レジスタのフラッグ状態を
読込み1の状態の時、ハイレベルのwrite ena
ble信号47を出力する。write enable
信号47はインバーター39に入力される。インバータ
ー39はハイレベルのwrite enable信号4
7をローレベルのwrite enable信号47へ
反転させる。インバーター39から出力されたローレベ
ルのwrite enable信号47は、OR回路4
1のもう一方の入力端子に接続される。OR回路41は
OR論理を実行する。OR回路41の両入力端子にロー
レベル信号が入力されるので、ローレベル信号がOR回
路41の出力端子に生成される。OR回路41の出力端
子は、EEPROM2のPGM端子に接続する。PGM
端子は負論理なので、OR回路41の出力端子からロー
レベル信号が出力されるとEEPROM2はBIOSプ
ログラム等の内容を書替え可能とする。
Kbyte×8の記憶容量を持つ。通常、+5Vの直流
電圧がDC/DCコンバータを介してEEPROM2の
VccとVpp端子に電源供給される。EEPROM2
は+5Vの直流電圧で通常の読み出し専用のROMと同
じ動作を行う。今、CPU1がEEPROM2に格納さ
れたBIOSプログラム等の書替えを実行する。CPU
1は、ローレベル状態のwrite 信号49を送出す
る。write 信号49は、OR回路41の入力端子
に接続される。 電源コントローラ24は、常時、バッテリーの電圧容量
を検出し、バッテリーがローバッテリー状態であるか否
かをCPU1に知らせる。CPU1は所定のレジスタに
前記バッテリーの状態をセットする。即ち、ローバッテ
リー状態の時所定のレジスタに0をセットし、それ以外
のとき1をセットする。前記レジスタは、CPU1内蔵
の汎用レジスタ又はCPU1外部の専用のレジスタを設
けてもよい。CPU1は前記レジスタのフラッグ状態を
読込み1の状態の時、ハイレベルのwrite ena
ble信号47を出力する。write enable
信号47はインバーター39に入力される。インバータ
ー39はハイレベルのwrite enable信号4
7をローレベルのwrite enable信号47へ
反転させる。インバーター39から出力されたローレベ
ルのwrite enable信号47は、OR回路4
1のもう一方の入力端子に接続される。OR回路41は
OR論理を実行する。OR回路41の両入力端子にロー
レベル信号が入力されるので、ローレベル信号がOR回
路41の出力端子に生成される。OR回路41の出力端
子は、EEPROM2のPGM端子に接続する。PGM
端子は負論理なので、OR回路41の出力端子からロー
レベル信号が出力されるとEEPROM2はBIOSプ
ログラム等の内容を書替え可能とする。
【0010】CPU1から出力されたハイレベルのwr
ite enable信号47はnチャネルエンハンス
メント形MOSFET(以下、nFETと称す。)31
にも出力される。nFET31のゲート端子とソース端
子との間に所定の+VGS電圧を印加すると、nFET
31のスイッチがオンし電流I1 がドレイン端子から
ソース端子へ流れ出す。pチャネルエンハンスメント形
MOSFET(以下、pFETと称す。)33のソース
端子は+12V直流電圧45に接続する。pFET33
のゲート端子は、nFET31のドレーン端子に所定の
抵抗32を介して接続する。nFET31のスイッチが
オンすると、pFET33のゲート端子の印加電圧が引
張られ電圧降下を生じる。この時、pFET33のゲー
ト端子とソース端子との間に所定の−VGS電圧を印加
する。そして、pFET33のスイッチがオンし、電流
I2 がソース端子からドレイン端子へ流れ出す。符号
35はバイパスコンデンサーであり、交流成分をパスす
る。符号37は逆流防止ダイオードであり、+12V直
流電圧が+5V直流電圧端子に印加されるのを防ぐ。p
FET33のスイッチがオンすると、+12V直流電圧
がEEPROM2のVpp端子に印加される。EEPR
OM2が書込み可能の状態になった時、CPU1は書込
みアドレス信号29とEEPROM2内蔵のアドレスデ
コーダをセレクトするchip select 信号を
出力しEEPROM2の所定の位置に書込みを行う。以
下、図2と図3を用いて、本発明の動作説明を行う。
ite enable信号47はnチャネルエンハンス
メント形MOSFET(以下、nFETと称す。)31
にも出力される。nFET31のゲート端子とソース端
子との間に所定の+VGS電圧を印加すると、nFET
31のスイッチがオンし電流I1 がドレイン端子から
ソース端子へ流れ出す。pチャネルエンハンスメント形
MOSFET(以下、pFETと称す。)33のソース
端子は+12V直流電圧45に接続する。pFET33
のゲート端子は、nFET31のドレーン端子に所定の
抵抗32を介して接続する。nFET31のスイッチが
オンすると、pFET33のゲート端子の印加電圧が引
張られ電圧降下を生じる。この時、pFET33のゲー
ト端子とソース端子との間に所定の−VGS電圧を印加
する。そして、pFET33のスイッチがオンし、電流
I2 がソース端子からドレイン端子へ流れ出す。符号
35はバイパスコンデンサーであり、交流成分をパスす
る。符号37は逆流防止ダイオードであり、+12V直
流電圧が+5V直流電圧端子に印加されるのを防ぐ。p
FET33のスイッチがオンすると、+12V直流電圧
がEEPROM2のVpp端子に印加される。EEPR
OM2が書込み可能の状態になった時、CPU1は書込
みアドレス信号29とEEPROM2内蔵のアドレスデ
コーダをセレクトするchip select 信号を
出力しEEPROM2の所定の位置に書込みを行う。以
下、図2と図3を用いて、本発明の動作説明を行う。
【0011】本パーソナルコンピュータのユーザーは、
EEPROM2のBIOSプログラム等記憶内容を書換
える事を決める。新たなBIOSプログラム等が格納さ
れたFDを3.5インチFDD10にセットする。ユー
ザーは書換えコマンドをKBから入力する。前記書換え
コマンドに基づき、CPU1はローレベルのwrite
信号49をEEPROM2に出力する。書換えコマン
ド実行後、CPU1はFDの記憶内容をRAM3の所定
位置にコピーする(以上、ステップ100)。前記ステ
ップ100実行後、CPU1は電源コントローラ24か
ら送られて来たバッテリーの電圧状態をローバッテリー
基準電圧と比較する。前記比較結果に基づき、バッテリ
ー電圧がローバッテリー基準電圧より大きい場合、前記
レジスタに1を立てる。また、バッテリー電圧がローバ
ッテリー基準電圧以下の場合、前記レジスタに0を立て
る。CPU1は前記レジスタのフラッグの状態を判断す
る。前記フラッグの状態が0ならば、ローレベルのwr
ite enable信号を出力する。また、前記フラ
ッグの状態が1ならば、ハイレベルのwrite en
able信号を出力する(以上、ステップ110)。前
記ステップ110実行後、バッテリーの電圧容量がロー
バッテリーでない、即ち、前記フラッグの状態が1なら
ば、本プロセスルーチンはステップ120へ進む。ステ
ップ120では、RAM3に移されたプログラムをEE
PROM2に移す。ステップ130では、コピーされた
EEPROM2のプログラム内容とRAM3のプログラ
ム内容とを比較する。前記ステップ130でコピーされ
たEEPROM2のプログラム内容とRAM3のプログ
ラム内容とが一致しない時、本プロセスルーチンはステ
ップ120へリターンする。また、前記ステップ130
で、EEPROM2のプログラム内容とRAM3のプロ
グラム内容とが一致する時、本プロセスルーチンはステ
ップ140へ進む。ステップ140では、EEPROM
2にRAM3のプログラム全てを移したか比較される。 ステップ140で、RAM3のプログラム全てを移し終
えてない時、本プロセスルーチンはステップ120へリ
ターンする。また、一方、前記ステップ140で、RA
M3のプログラム全てを移し終えた時、本プロセスルー
チンは終了する。
EEPROM2のBIOSプログラム等記憶内容を書換
える事を決める。新たなBIOSプログラム等が格納さ
れたFDを3.5インチFDD10にセットする。ユー
ザーは書換えコマンドをKBから入力する。前記書換え
コマンドに基づき、CPU1はローレベルのwrite
信号49をEEPROM2に出力する。書換えコマン
ド実行後、CPU1はFDの記憶内容をRAM3の所定
位置にコピーする(以上、ステップ100)。前記ステ
ップ100実行後、CPU1は電源コントローラ24か
ら送られて来たバッテリーの電圧状態をローバッテリー
基準電圧と比較する。前記比較結果に基づき、バッテリ
ー電圧がローバッテリー基準電圧より大きい場合、前記
レジスタに1を立てる。また、バッテリー電圧がローバ
ッテリー基準電圧以下の場合、前記レジスタに0を立て
る。CPU1は前記レジスタのフラッグの状態を判断す
る。前記フラッグの状態が0ならば、ローレベルのwr
ite enable信号を出力する。また、前記フラ
ッグの状態が1ならば、ハイレベルのwrite en
able信号を出力する(以上、ステップ110)。前
記ステップ110実行後、バッテリーの電圧容量がロー
バッテリーでない、即ち、前記フラッグの状態が1なら
ば、本プロセスルーチンはステップ120へ進む。ステ
ップ120では、RAM3に移されたプログラムをEE
PROM2に移す。ステップ130では、コピーされた
EEPROM2のプログラム内容とRAM3のプログラ
ム内容とを比較する。前記ステップ130でコピーされ
たEEPROM2のプログラム内容とRAM3のプログ
ラム内容とが一致しない時、本プロセスルーチンはステ
ップ120へリターンする。また、前記ステップ130
で、EEPROM2のプログラム内容とRAM3のプロ
グラム内容とが一致する時、本プロセスルーチンはステ
ップ140へ進む。ステップ140では、EEPROM
2にRAM3のプログラム全てを移したか比較される。 ステップ140で、RAM3のプログラム全てを移し終
えてない時、本プロセスルーチンはステップ120へリ
ターンする。また、一方、前記ステップ140で、RA
M3のプログラム全てを移し終えた時、本プロセスルー
チンは終了する。
【0012】また、先のステップ110で、バッテリー
の電圧容量がローバッテリー状態であると判断されたな
らば、本プロセスーチンはステップ150へ進む。ステ
ップ150では、バッテリーがローバッテリー状態であ
るとユーザーにビープ音と共にディスプレイ上に表示警
告する。その後、本プロセスルーチンは終了する。
の電圧容量がローバッテリー状態であると判断されたな
らば、本プロセスーチンはステップ150へ進む。ステ
ップ150では、バッテリーがローバッテリー状態であ
るとユーザーにビープ音と共にディスプレイ上に表示警
告する。その後、本プロセスルーチンは終了する。
【0013】
【発明の効果】以上述べてきたように、本発明によれば
、パーソナルコンピュータのバッテリーの電圧容量を検
出し、その電圧容量が少なくなった時、EEPROMへ
の書込みを禁止する。その結果、より使い勝手の向上し
たパーソナルコンピュータを提供する。
、パーソナルコンピュータのバッテリーの電圧容量を検
出し、その電圧容量が少なくなった時、EEPROMへ
の書込みを禁止する。その結果、より使い勝手の向上し
たパーソナルコンピュータを提供する。
【図1】図1は、本発明の一実施例のシステム構成を示
すブロック図である。
すブロック図である。
【図2】図2は、本発明の第1の実施例に示したEEP
ROM2の記憶内容書替え機構を示した要部ブロック図
である。
ROM2の記憶内容書替え機構を示した要部ブロック図
である。
【図3】図3は、本発明のROM内容書換えルーチンを
示したフローチャートである。
示したフローチャートである。
1…CPU、2…EEPROM、10…FDD、14…
KB、19…PDP、20…CRTディスプレイ、24
…電源コントローラ、25…バッテリーパック、26…
DC/DCコンバータ
KB、19…PDP、20…CRTディスプレイ、24
…電源コントローラ、25…バッテリーパック、26…
DC/DCコンバータ
Claims (1)
- 【請求項1】バッテリー内蔵のパーソナルコンピュータ
において、前記パーソナルコンピュータを制御する基本
入出力プログラム等を格納するメモリ手段と、前記プロ
グラムを起動し前記メモリ手段に格納された記憶内容を
更新する手段と、前記バッテリーの電圧容量を検出する
手段と、バッテリーの電圧容量を検出し前記検出手段に
よりローバッテリーを検出した時、前記メモリ手段に格
納された記憶内容の更新を禁止する手段を具備すること
を特徴としたパーソナルコンピュータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP915090A JPH04340148A (ja) | 1991-01-21 | 1991-01-21 | パーソナルコンピュータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP915090A JPH04340148A (ja) | 1991-01-21 | 1991-01-21 | パーソナルコンピュータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04340148A true JPH04340148A (ja) | 1992-11-26 |
Family
ID=11601697
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP915090A Pending JPH04340148A (ja) | 1991-01-21 | 1991-01-21 | パーソナルコンピュータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04340148A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1997007408A1 (fr) * | 1995-08-21 | 1997-02-27 | Matsushita Electronics Corporation | Systeme de detection de tension, circuit de remise a zero/remise en service d'un circuit et dispositif semi-conducteur |
-
1991
- 1991-01-21 JP JP915090A patent/JPH04340148A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1997007408A1 (fr) * | 1995-08-21 | 1997-02-27 | Matsushita Electronics Corporation | Systeme de detection de tension, circuit de remise a zero/remise en service d'un circuit et dispositif semi-conducteur |
US5864247A (en) * | 1995-08-21 | 1999-01-26 | Matsushita Electronics Corporation | Voltage detection circuit, power-on/off reset circuit, and semiconductor device |
US6246624B1 (en) | 1995-08-21 | 2001-06-12 | Matsushita Electric Industrial Co., Ltd. | Voltage detection circuit power-on/off reset circuit and semiconductor device |
US6538482B2 (en) | 1995-08-21 | 2003-03-25 | Matsushita Electric Industrial Co., Ltd. | Voltage detection circuit, power-on/off reset circuit, and semiconductor device |
US6822493B2 (en) | 1995-08-21 | 2004-11-23 | Matsushita Electronics Corporation | Voltage detection circuit, power-on/off reset circuit, and semiconductor device |
US6882193B2 (en) | 1995-08-21 | 2005-04-19 | Matsushita Electric Industrial Co., Ltd. | Voltage detection circuit, power-on/off reset circuit, and semiconductor device |
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