KR100368079B1

KR100368079B1 - 컴퓨터 및 컴퓨터의 전원 제어 방법

Info

Publication number: KR100368079B1
Application number: KR10-2000-0052307A
Authority: KR
Inventors: 야마자키미츠히로
Original assignee: 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 1999-09-16
Filing date: 2000-09-05
Publication date: 2003-01-15
Also published as: CN1291737A; US6895515B1; KR20010030266A; CN100380268C; JP2001092565A; JP3264272B2

Abstract

본 발명은 컴퓨터의 전원이 오프되기 직전에 부하의 증대 등을 초래하지 않고 소정의 처리를 실행하는 것을 목적으로 한다.

코어 칩의 전원 관리부(68)와 전원 회로(54) 사이에 셧 다운 리셋 로직(52)을 설치한다. 셧 다운 리셋 로직(52)은 시스템이 셧 다운되기 직전에 인에이블되어 전원 관리부(68)로부터 출력된 전원 오프 신호 -SUSC가 전원 회로(54)에 입력되는 것을 저지하는 동시에 전원의 상태가 불량인 것을 나타내는 신호 LAST#PWG#PIIX4를 전원 관리부(68)에 입력하여 하드웨어 리셋을 발생시키고, 또한 전원 스위치(92)가 온된 것을 나타내는 신호 -PERSW#PIIX4를 입력한다. 이에 따라 POST가 기동되고, POST는 네트워크 어댑터의 WOL 기능을 인에이블로 한 후에 시스템의 전원을 오프한다.

Description

컴퓨터 및 컴퓨터의 전원 제어 방법{COMPUTER AND POWER CONTROL METHOD FOR COMPUTER}

본 발명은 컴퓨터 및 컴퓨터의 전원 제어 방법에 관한 것으로, 특히 컴퓨터의 전원이 오프되기 직전에 소정의 처리를 행하기 위한 컴퓨터의 전원 제어 방법 및 그 전원 제어 방법이 적용된 컴퓨터에 관한 것이다.

PC(Personal Computer)에는 PC의 현재 전원 상태를 기억하기 위한 내부 레지스터의 조작을 포함하는 PC의 전원 상태의 관리를 행하는 로직[이하 "스테이트 머신(State Machine)"이라 칭함]이 탑재된 칩(이하 "코어 칩"이라 칭함)이 설치되어 있고, 전원의 온/오프를 포함하는 PC의 전원 상태의 관리는 코어 칩의 스테이트 머신에 의해 행해진다. 코어 칩의 스테이트 머신과의 인터페이스(I/F)는 표준화되어 있고, ACPI(Advanced Configuration and Power Interface)의 규격에 준거한 PC에서는 스테이트 머신과의 I/F의 제어가 OS(Operating System)에 의해 관리되고 있다.그리고 PC의 전원 오프는 OS가 전원 오프에 관련된 각종 종료 처리를 행한 후, 전원부에 대하여 스테이트 머신을 통해 전원 오프를 명령함으로써 이루어진다.

이 때문에, ACPI의 규격에 준거한 PC에 있어서, PC의 전원이 오프될 때에 AML[ASL(ACPI Source Language)을 이용하여 기술된 시스템 특유의 처리를 행하는 코드군(ACPI Machine Language):BIOS(Basic Input/Output System:키보드나 플로피 디스크 드라이브 등의 각 하드웨어의 입출력 조작을 제어하기 위한 프로그램)의 일부분] 등의 BIOS에 의해 특별한 처리를 실행한다고 하여도 이들에 의한 처리가 실행된 후에 실행되는 OS의 종료 처리에 의해 BIOS에 따른 처리가 무효로 되어 버리는 경우가 있다고 하는 문제가 있었다.

일례로서, 전원 오프 상태의 PC의 전원을 그 PC에 접속된 LAN(Local Area Network)의 관리자가 LAN을 통해 원격으로 온하는 기능[이하, WOL(Wake On LAN) 기능이라 칭함]은 종래부터 알려져 있지만, 이 WOL 기능을 이용하기 위해서는 PC의 네트워크 어댑터의 WOL 기능을 인에이블로 해둘 필요가 있다.

그러나, ACPI의 규격에 준거한 PC에서는 컴퓨터 시스템을 셧 다운할 때에 PC의 전원이 오프되기 직전에 OS가 전원 스위치의 온 이외의 전원 온 요인(전술한 WOL 기능에 의한 전원 온을 포함함)을 디스에이블로 하기 위해 PC의 전원이 오프되는 것을 검지하여 BIOS에 의해 WOL 기능을 인에이블로 하였다고 해도, 그 후 OS의 종료 처리에 의해 WOL 기능이 디스에이블로 되어 전원이 오프되게 되어 WOL 기능을 이용할 수 없다고 하는 문제가 있었다.

상기한 문제를 해결하기 위해서는 OS의 종료 처리가 행해진 후 WOL 기능을 인에이블로 하는 등의 특별한 처리를 실행할 필요가 있지만, 현재의 OS에는 상기 특별한 처리를 실행하기 위한 프로그램을 종료 처리 실행 후에 기동하기 위한 I/F는 마련되어 있지 않기 때문에 OS의 종료 처리를 실행한 후 특별한 처리를 실행하기 위한 새로운 기구를 마련할 필요가 있다.

상기 기구의 일례로서, I/O Trap 기능을 이용하여 코어 칩의 내부 레지스터(스테이트 머신에 의해 조작되는 레지스터)가 액세스될 때마다 인터럽트가 걸려 소정의 프로그램(예컨대, BIOS)이 기동되도록 구성하고, 소정의 프로그램에 있어서 액세스가 있었던 어드레스 및 내부 레지스터의 상기 어드레스에 기록된 내용에 기초하여 현재의 타이밍이 PC의 전원이 오프되기 직전의 타이밍이라고 판단한 경우에 특별한 처리를 행하도록 하는 것을 생각할 수 있다.

그러나, 상기한 방법에서는 코어 칩의 내부 레지스터가 액세스될 때마다 인터럽트가 걸려 소정의 프로그램이 기동되기 때문에 PC의 CPU에 가해지는 부하가 증대된다고 하는 문제가 있다. 또한, CPU가 소정의 프로그램을 실행하고 있는 동안은 OS의 동작이 중단되게 되기 때문에 OS의 동작에 영향을 주지 않는 짧은 시간동안에 처리가 완료되도록 소정의 프로그램을 설계할 필요도 있어 설계나 검증 등의 방대한 작업이 필요하게 된다.

본 발명의 목적은 상기 사실을 고려하여 이루어진 것으로, 컴퓨터의 전원이 오프되기 직전에 소정의 처리를 실행하는 것을 부하의 증대 등을 초래하지 않고 실현할 수 있는 컴퓨터 및 컴퓨터의 전원 제어 방법을 얻는 데 있다.

도 1은 본 실시 형태에 관한 컴퓨터 시스템의 개략 구성을 나타내는 블럭도.

도 2는 노트북형 PC의 외관을 도시하는 사시도.

도 3은 셧 다운 리셋 로직의 구성을 나타내는 개략 블럭도.

도 4는 전원 상태 S1∼S5, G3에서부터 전원 상태 S0으로 복귀하는 동작을 설명하기 위한 신호선 -PME 및 신호선 -PME에 접속된 하드웨어 구성 요소의 일례를 도시하는 개략 블럭도.

도 5는 전원 오프 처리의 내용을 도시하는 플로우차트.

도 6은 셧 다운 리셋 로직의 동작을 설명하기 위한 타이밍차트.

〈도면의 주요부분에 대한 부호의 설명〉

10 : 컴퓨터 시스템

14 : CPU

42 : 네트워크 어댑터

44 : I/O 브리지

52 : 셧 다운 리셋 로직

54 : 전원 회로

56 : 파워 오프 신호 게이트 로직

58 : 파워 굿 신호 제어 로직

60 : 파워 스위치 신호 제어 로직

68 : 전원 관리부

76 : 게이트 어레이 로직

80 : 내장형 제어기

74 : 네트워크 어댑터

본 발명에 관한 컴퓨터는 오퍼레이팅 시스템으로부터의 지시에 따라 컴퓨터에 전력을 공급하는 전원부에 전원 오프 명령이 출력되었을 때, 전원 오프 명령이 전원부에 입력되는 것을 저지하는 동시에 상기 컴퓨터의 하드웨어 리셋을 발생시키는 제어 수단을 구비하고 있다. 상기한 바와 같이, 전원부로의 전원 오프 명령의 입력이 저지됨으로써, 전원부에 의한 컴퓨터로의 전력 공급은 계속된다. 또한, 하드웨어 리셋에 의해 통상 컴퓨터의 전원 오프의 통상의 시퀀스로서는 기동되지 않는 처리 루틴(본 발명에 관한 처리 수단)이 기동되게 된다.

그리고 본 발명에서는 하드웨어 리셋에 따라 기동되는 처리 수단에 의해 소정의 처리를 행한 후에 컴퓨터의 전원을 오프시킨다. 전원부로의 전원 오프 명령은 컴퓨터의 전원을 오프하는 데 있어서의 오퍼레이팅 시스템의 처리가 완료된 후, 오퍼레이팅 시스템으로부터의 지시에 따라 출력되기 때문에 컴퓨터의 전원이 오프되기 직전(즉, 오퍼레이팅 시스템의 처리가 완료된 후)에 소정의 처리를 행할 수 있다.

전원부로의 전원 오프 명령은 컴퓨터의 전원을 오프할 때 1회만 출력하는 것인 동시에 본 발명에 관한 제어 수단은 하드웨어로 구성할 수 있기 때문에 특정한 레지스터로의 액세스가 있을 때마다 인터럽트를 발생시키는 경우와 같이 컴퓨터의 CPU에 가해지는 부하가 증대하는 일은 없다. 따라서, 본 발명에 따르면, 컴퓨터의 전원이 오프되기 직전에 소정의 처리를 실행하는 것을 부하의 증대 등을 초래하지 않고 실현할 수 있다.

또, 상기한 바와 같이 전원부로의 전원 오프 명령이 출력되었을 때에는 컴퓨터의 전원을 오프하는 데 있어서의 오퍼레이팅 시스템의 처리는 완료되어 있기 때문에, 전원 오프 명령이 출력되었을 때 하드웨어 리셋을 발생시켜도 오퍼레이팅 시스템의 처리에 지장을 초래하는 일은 없다. 또한, 본 발명에 관한 처리 수단은 소프트웨어를 포함하여 구성할 수 있고, 하드웨어 리셋에 의해 처리 수단이 기동되도록 하는 것은, 예컨대 하드웨어 리셋이 발생한 경우에 기동되는 BIOS(소위 POST:Power 0n Self Test)에 상기 소프트웨어를 내장함으로써 실현할 수 있다.

그런데, 전원부로의 전원 오프 명령은 오퍼레이팅 시스템으로부터의 지시에 따라 컴퓨터의 전원 상태를 관리하는 전원 관리부로부터 출력되는 것이 일반적이다. 이 경우 제어 수단은 컴퓨터의 전원 상태를 관리하는 전원 관리부와 전원부 사이에 마련하여 전원 관리부로부터 출력된 전원 오프 명령이 전원부로 입력되는 것을 저지하도록 구성할 수 있다.

또한, 전원 관리부는 전원의 상태가 불량이라고 인식했을 경우 하드웨어 리셋을 발생하는 구성이 일반적이기 때문에 컴퓨터의 전원 상태를 관리하는 전원 관리부와 전원부 사이에 제어 수단을 마련한 형태에 있어서, 전원부로 전원 오프 명령이 출력되었을 때 컴퓨터의 하드웨어 리셋을 발생시키는 것은 전원 관리부로부터 전원 오프 명령이 출력되었을 때 전원의 상태가 불량인 것을 나타내는 더미(dummy)의 전원 상태 신호를 전원 관리부로 출력하여 하드웨어 리셋을 발생시킨 후 전원 온이 지시된 것을 나타내는 더미의 전원 온 신호를 전원 관리부로 출력하도록 제어 수단을 구성하는 것이 바람직하다.

상기한 바와 같이 전원의 상태가 불량인 것을 나타내는 더미의 전원 상태 신호를 출력함으로써 하드웨어 리셋을 발생시킬 수 있으므로 제어 수단의 구성을 간단하게 할 수 있다. 또한, 전원 관리부는 오퍼레이팅 시스템으로부터 전원 오프가 지시되면 전원부로의 전원 오프 명령을 계속해서 출력하지만, 상기한 바와 같이 전원 온이 지시된 것을 나타내는 더미의 전원 온 신호를 출력함으로써 전원부로의 전원 오프 명령의 출력도 정지된다.

또, 전원 관리부가 관리하고 있는 컴퓨터의 전원 상태는 더미의 전원 상태 신호의 영향으로 실제의 전원 상태와 불일치하게 되지만, 전원의 상태가 양호하다는 것을 나타내는 더미의 전원 상태 신호를 출력하면 전원 관리부가 관리하고 있는 컴퓨터의 전원 상태가 변경되어 상기 불일치를 해소할 수 있다.

또한, 본 발명에 관한 소정의 처리가 컴퓨터의 전원이 오프될 때에 고정적으로 실행해야 할 처리인 경우에는 본 발명에 관한 제어 수단을 항상 작동시키도록 하여도 좋지만, 본 발명에 관한 소정의 처리가 지시되었을 경우에만 실행해야 할 처리(예컨대, 네트워크를 통해 컴퓨터의 전원을 원격으로 온하는 기능이 인에이블이 되도록 네트워크 어댑터의 설정을 변경하는 처리 등)인 경우, 처리 수단은 소정 처리의 실행이 지시되어 있고, 또 오퍼레이팅 시스템이 컴퓨터의 전원을 오프하기 위한 처리를 행하고 있는 것을 검지했을 때 제어 수단을 작동시키는 동시에 소정의 정보를 불휘발성 기억 수단에 기억시키는 것이 바람직하다.

이에 따라, 소정 처리의 실행이 지시되어 있을 경우에만 컴퓨터의 전원이 오프될 때 하드웨어 리셋이 발생되게 된다. 또한, 불휘발성 기억 수단[예컨대,CMOS(백업 전원에 접속된 메모리)나 EEPROM]에 소정의 정보를 기억시킴으로써, 하드웨어 리셋에 의해 처리 수단이 기동되었을 때 기억 수단에 소정의 정보가 기억되어 있는지의 여부에 기초하여 통상의 하드웨어 리셋인지 소정의 처리를 실행하기 위한 하드웨어 리셋인지를 용이하게 판별할 수 있고, 하드웨어 리셋에 의해 기동되고 또 기억 수단에 소정의 정보가 기억되어 있는 경우, 소정의 처리를 실행하는 동시에 제어 수단의 작동을 정지시킨 후에 컴퓨터의 전원을 오프시킬 수 있다.

또한, 본 발명에 관한 컴퓨터로는, 예컨대 ACPI의 규격에 준거한 컴퓨터가 적합하다.

본 발명에 관한 컴퓨터의 전원 제어 방법은 오퍼레이팅 시스템으로부터의 지시에 따라 컴퓨터에 전력을 공급하는 전원부로 전원 오프 명령이 출력되었을 때, 상기 전원 오프 명령이 전원부로 입력되는 것을 저지하는 동시에 상기 컴퓨터의 하드웨어 리셋을 발생시키고, 상기 하드웨어 리셋에 의해 기동되는 처리 루틴으로 소정의 처리를 실행한 후 컴퓨터의 전원을 오프시키기 때문에, 앞에서도 설명한 바와 같이 컴퓨터의 전원이 오프되기 직전에 소정의 처리를 실행하는 것을 부하의 증대 등을 초래하지 않고 실현할 수 있다.

이하, 도면을 참조하여 본 발명의 실시 형태의 일례를 상세히 설명한다. 도 1에는 본 발명을 실현하는 데 알맞은 전형적인 PC로 이루어진 컴퓨터 시스템(10)의 하드웨어 구성이 서브 시스템마다 모식적으로 도시되어 있다. 본 발명을 실현하는 PC의 일례로는 OADG(PC Open Architecture Developer's Group) 사양에 준거하고, 오퍼레이팅 시스템(OS)으로서 미국의 마이크로소프트사의 "Windows 98 또는 NT" 또는 미국의 IBM사의 "OS/2"를 탑재한 노트북형 PC[12:도 2 참조]이다. 이하, 컴퓨터 시스템(10)의 각부에 대해서 설명한다.

컴퓨터 시스템(10) 전체의 두뇌인 CPU(14)는 OS의 제어하에서 각종 프로그램을 실행한다. CPU(14)는, 예를 들어 미국의 인텔사에서 제조한 CPU 칩 "Pentium", "MMX 테크놀로지 Pentium", "Pentium Pro"나 AMD사 등의 타회사에서 제조한 CPU라도 좋고, IBM사에서 제조한 "PowerPC"라도 좋다. CPU(14)는 액세스할 때마다 빈번히 한정된 코드나 데이터를 일시 저장함으로써, 주 메모리(16)로의 총액세스 시간을 단축하기 위한 고속 동작 메모리인 L2(레벨 2)-캐시를 포함하여 구성되어 있다. L2-캐시는 일반적으로 SRAM(스태틱 RAM) 칩으로 구성되고, 그 기억 용량은, 예를 들어 512 kB 또는 그 이상이다.

CPU(14)는 자신의 외부 핀에 직접 연결된 프로세서 직접 연결형 버스로서의 FSB[18:FrontSide Bus], 고속의 I/O 장치용 버스로서의 PCI 버스[20:Peripheral Component Interconnect Bus] 및 저속의 I/O 장치용 버스로서의 ISA 버스[22:Industry Standard Architecture Bus]라는 3계층의 버스를 통해 후술하는 각 하드웨어 구성 요소와 상호 접속되어 있다.

FSB(18)와 PCI 버스(20)는 일반적으로 메모리/PCI 제어 칩이라 불리는 CPU 브리지[24:호스트-PCI 브리지]에 의해 연락되고 있다. 본 실시 형태의 CPU 브리지(24)는 주 메모리(16)로의 액세스 동작을 제어하기 위한 메모리 제어기 기능이나 FSB(18)와 PCI 버스(20) 사이의 데이터 전송 속도의 차를 흡수하기 위한 데이터 버퍼 등을 포함한 구성으로 되어 있고, 예를 들어 인텔사에서 제조한 440BX 등을 이용할 수 있다.

주 메모리(16)는 CPU(14)의 실행 프로그램의 기록 영역으로서, 혹은 실행 프로그램의 처리 데이터를 기록하는 작업 영역으로서 이용되는 기록 가능 메모리이다. 주 메모리(16)는 일반적으로는 복수개의 DRAM(다이나믹 RAM) 칩으로 구성되고, 예를 들어 32 MB를 표준 장착하고 256 MB까지 증설할 수 있다. 최근에는 더욱 고속화의 요구에 응하기 위해 DRAM은 고속 페이지(high-speed page) DRAM, EDO DRAM, 싱크로너스 DRAM(SDRAM), 버스트 EDO DRAM, RDRAM 등으로 변천하고 있다.

또, 여기서 말하는 실행 프로그램에는 Windows 98 등의 OS, 주변 기기류를 하드웨어 조작하기 위한 각종 디바이스 드라이버, 특정 업무에 관련된 애플리케이션 프로그램이나 플래쉬 ROM(72)에 저장된 BIOS 등의 펌 웨어가 포함된다.

PCI 버스(20)는 비교적 고속의 데이터 전송이 가능한 타입의 버스(예컨대, 버스 폭 32/64 비트, 최대 동작 주파수 33/66/100 MHz, 최대 데이터 전송 속도 132/264 MBps)로서, 카드 버스 제어기(30)와 같은 비교적 고속으로 구동하는 PCI 디바이스류가 이것에 접속된다. 또, PCI 아키텍쳐는 미국의 인텔사의 제창에 의해 발단된 것으로, 소위 PnP(Plug and Play) 기능을 실현하고 있다.

비디오 서브 시스템(26)은 비디오에 관련되는 기능을 실현하기 위한 서브 시스템으로, CPU(14)로부터의 묘화 명령을 실제로 처리하고, 처리한 묘화 정보를 비디오 메모리(VRAM)에 일단 기록하는 동시에 VRAM으로부터 묘화 정보를 판독하여 액정 디스플레이[28:LCD(도 2 참조)]에 묘화 데이터로서 출력하는 비디오 제어기를 포함한다. 또한, 비디오 제어기는 부설된 디지털-아날로그 변환기(DAC)에 의해 디지털 비디오 신호를 아날로그 비디오 신호로 변환할 수 있다. 아날로그 비디오 신호는 신호선을 통해 CRT 포트(도시하지 않음)로 출력된다.

또한, PCI 버스(20)에는 카드 버스 제어기(30), 오디오 서브 시스템(32), 도킹 스테이션 인터페이스[34:Dock I/F] 및 미니 PCI 슬롯(36)이 각각 접속되어 있다. 카드 버스 제어기(30)는 PCI 버스(20)의 버스 신호를 PCI 카드 버스 슬롯(38)의 인터페이스 커넥터(카드 버스)에 직접 연결하기 위한 전용 제어기이다. 카드 버스 슬롯(38)에는, 예를 들어 PC(12) 본체의 벽면에 설치되고, PCMCIA(Personal Computer Memory Association)/JEIDA(Japan Electronic Industry Development Association)가 책정한 사양(예컨대, "PC Card Standard 95")에 준거한 PC 카드(40)가 장착된다.

Dock I/F(34)는 PC(12)와 도킹 스테이션(도시하지 않음)을 접속하기 위한 하드웨어로서, PC(12)가 도킹 스테이션에 세트되면 도킹 스테이션의 내부 버스가 Dock I/F(34)에 접속되고, 도킹 스테이션의 내부 버스에 접속된 각종 하드웨어 구성 요소[예컨대, 도 4에 도시된 도킹 스테이션(82)의 네트워크 어댑터(84)]가 Dock I/F(34)를 통해 PCI 버스(20)에 접속된다. 또한, 미니 PCI 슬롯(36)에는, 예를 들어 컴퓨터 시스템(10)을 네트워크(예컨대, LAN)에 접속하기 위한 네트워크 어댑터(42)가 접속된다.

본 실시 형태에 관한 네트워크 어댑터(42, 84)에는 전원 오프 상태의 PC(12)의 전원을 네트워크 어댑터를 통해 PC(12)에 접속된 LAN의 관리자가 LAN을 통해 원격으로 온하는 WOL 기능을 실현하기 위한 회로가 설치되어 있다. 네트워크어댑터(42, 84)의 내부에는 WOL 기능을 인에이블/디스에이블로 하기 위한 WOL 설정 영역이 설치되어 있고, 내부 레지스터의 WOL 설정 영역에 WOL 기능을 인에이블로 하는 것을 나타내는 정보를 기록(본 발명의 소정의 처리에 대응)함으로써, WOL 기능을 이용하는 것이 가능한 상태로 된다.

PCI 버스(20)와 ISA 버스(22)는 I/O 브리지(44)에 의해 상호 접속되어 있다. I/O 브리지(44)는 PCI 버스(20)와 ISA 버스(22)와의 브리지 기능, DMA 제어기 기능, 프로그래머블 인터럽트 제어기(Programmable Interruption Controller:PIC) 기능 및 프로그래머블 인터벌 타이머(Programmable Interval Timer:PIT) 기능, IDE(Integrated Drive Electronics) 인터페이스 기능, USB(Universal Serial Bus) 기능, SMB(System Management Bus) 인터페이스 기능을 구비하고 있는 동시에 리얼타임 클록(Real Time clock:RTC)을 내장하고 있고, 예를 들어 인텔사에서 제조한 PIIX4라고 하는 디바이스(코어 칩)를 이용할 수 있다.

또, DMA 제어기 기능은 주변 기기(예컨대, FDD)와 주 메모리(16) 사이의 데이터 전송을 CPU(14)의 개입없이 실행하기 위한 기능이다. 또한 PIC 기능은 주변 기기로부터의 인터럽트 요구(IRQ)에 응답하여 소정의 프로그램(인터럽트 핸들러)을 실행시키는 기능이다. 또한, PIT 기능은 타이머 신호를 소정 주기로 발생시키는 기능으로서, 그 발생 주기는 프로그래머블이다.

또한, IDE 인터페이스 기능에 의해 실현되는 IDE 인터페이스에는 IDE 하드디스크 드라이브[40:HDD]가 접속되는 것 이외에 IDE CD-ROM 드라이브(48)가 ATAPI(AT Attachment Packet Interface) 접속된다. 또한, IDE CD-ROM 드라이브(48) 대신에DVD(Digital Video Disc 또는 Digital Versatile Disc) 드라이브와 같은 다른 타입의 IDE 장치가 접속되어 있어도 좋다. HDD(46)나 CD-ROM 드라이브(48) 등의 외부 기억 장치는, 예를 들어 PC(12) 본체내의 "미디어 베이(media bay)" 또는 "디바이스 베이(device bay)"라고 불리는 수납 장소(housing)에 저장된다. 이들 표준 장비된 외부 기억 장치는 FDD나 배터리팩과 같은 다른 기기류와 교환 가능하고 또 배타적으로 부착되는 경우도 있다.

또한, I/O 브리지(44)에는 USB 포트가 설치되어 있고, 이 USB 포트는, 예를 들어 PC(12) 본체의 벽면 등에 설치된 USB 커넥터(50)와 접속되어 있다. USB는 전원을 투입한 채로 새로운 주변 기기(USB 디바이스)를 장착하고 제거하는 기능(hot plugging 기능)이나 새롭게 접속된 주변 기기를 자동 인식하여 시스템 구성을 재설정하는 기능(plug and play 기능)을 지원하고 있다. 1개의 USB 포트에 대하여, 최대 63개의 USB 디바이스를 데이지 체인형(daisy-chained)으로 접속할 수 있다. USB 디바이스의 예로는 키보드, 마우스, 죠이 스틱, 스캐너, 프린터, 모뎀, 디스플레이 모니터, 타블렛 등으로 다양하다.

또한, I/O 브리지(44)에는 SM 버스를 통해 EEPROM(94)이 접속되어 있다. EEPROM(94)은 사용자에 의해 등록된 패스워드나 슈퍼바이저 패스워드, 제품 직렬 번호 등의 정보를 유지하기 위한 메모리로서, 불휘발성이며 기억 내용을 전기적으로 리라이트 가능하게 되어 있다.

또한, I/O 브리지(44)는 셧 다운 리셋 로직(52)을 통해 전원 회로[54:본 발명에 관한 전원부에 대응]에 접속되어 있다. 도 3에 도시된 바와 같이, 전원회로(54)는 AC/DC 컨버터(62), 배터리(64)를 충전하기 위한 충전기 및 컴퓨터 시스템(10)으로 사용되는 5V, 3.3V 등의 직류 정전압을 생성하는 DC/DC 컨버터(66) 등의 회로를 구비하고 있다. 한편, I/O 브리지(44)를 구성하는 코어 칩의 내부에는 컴퓨터 시스템(10)의 전원 상태를 관리하기 위한 내부 레지스터 PM CTL REG와, 내부 레지스터 PM CTL REG의 조작을 포함하는 컴퓨터 시스템(10)의 전원 상태의 관리를 행하는 로직(스테이트 머신)이 설치되어 있다[이하, 이 내부 레지스터 및 로직을 전원 관리부(68)라 총칭함].

전원 관리부(68)와 전원 회로(54)는 셧 다운 리셋 로직(52)을 통해 각종 신호를 송수신하고, 이 신호의 송수신에 의해 전원 관리부(68)는 전원 회로(54)로부터 컴퓨터 시스템(10)으로의 실제의 전원 공급 상태를 인식하며, 전원 회로(54)는 전원 관리부(68)로부터의 지시에 따라 컴퓨터 시스템(10)으로의 전력 공급을 제어한다.

셧 다운 리셋 로직(52)은 본 발명의 제어 수단에 대응하고 있고, 파워 오프 신호 게이트 로직(56), 파워 굿 신호 제어 로직(58), 파워 스위치 신호 제어 로직(60)의 각 하드웨어 구성 요소에 의해 구성되어 있다. 셧 다운 리셋 로직(52)은 GPIO(88)를 통해 BIOS에 의해 작동이 인에이블/디스에이블되고, 디스에이블일 때에는 전원 관리부(68)와 전원 회로(54) 사이에서 송수신되는 신호를 그대로 전달한다. 또 인에이블일 때의 셧 다운 리셋 로직(52)의 각 로직의 동작에 대해서는 후술한다.

ISA 버스(22)는 PCI 버스(20)보다도 데이터 전송 속도가 낮은 버스로서(예컨대, 버스 폭 16 비트, 최대 데이터 전송 속도 4 MBps), 슈퍼 I/O 제어기(70), EEPROM 등으로 이루어지는 플래쉬 ROM(72), CMOS(74), 게이트 어레이 로직(76)에 덧붙여, 키보드/마우스 제어기와 같은 비교적 저속으로 동작하는 주변 기기류(모두 도시하지 않음)를 접속하는 데 이용된다.

슈퍼 I/O 제어기(70)에는 I/O 포트(78)가 접속되어 있다. 슈퍼 I/O 제어기(70)는 플로피 디스크 드라이브(FDD)의 구동, 병렬 포트를 통한 병렬 데이터의 입출력(PIO), 직렬 포트를 통한 직렬 데이터의 입출력(SIO)을 제어한다.

플래쉬 ROM(72)은 BIOS 등의 프로그램을 유지하기 위한 메모리로서, 불휘발성이며 기억 내용을 전기적으로 리라이트 가능하게 되어 있다. 또한, CMOS(74)는 휘발성 반도체 메모리가 백업 전원에 접속되어 구성되어 있고, 불휘발성이면서 고속의 기억 수단으로서 기능한다. CMOS(74)의 기억 영역에는 WOL 기능을 이용하는지의 여부를 나타내는 플래그를 유지하기 위한 WOL 기능 비트 및 셧 다운 리셋(상세한 내용은 후술)을 행했는지의 여부를 나타내는 플래그를 유지하기 위한 셧 다운 리셋 비트가 설치되어 있어, 상기 플래그나 다른 각종 정보가 기억된다.

게이트 어레이 로직(76)은 전술한 WOL 기능을 실현하기 위한 로직으로, 이 게이트 어레이 로직(76)에 접속된 내장형 제어기(80)는 도시하지 않은 키보드의 제어를 실행하는 동시에 게이트 어레이 로직(76)과 협력하여 전원 관리 기능의 일부를 담당한다.

또, 컴퓨터 시스템(10)을 구성하기 위해서는 도 1에 도시된 것 이외에도 많은 전기 회로가 필요하다. 단, 이들은 당업자에게는 이미 알려져 있으며, 또한 본발명의 요지를 구성하는 것은 아니기 때문에 본 명세서 중에서는 설명을 생략한다. 또한, 도면의 혼동을 막기 위해 도면 중의 각 하드웨어 블럭간의 접속도 일부밖에 도시하지 않는 것을 추가로 기술해 둔다.

다음에 본 실시 형태의 작용을 설명한다. 본 실시 형태에 관한 컴퓨터 시스템(10)은 ACPI의 규격에 준거한 PC로서, 하기 표 1에 도시된 바와 같이, 전원 상태로서 복수의 전원 상태(S0∼S5, G3)가 정의되어 있다.

전원상태	APM	실제 상태	S0으로의 복귀 조건
S0	Operational	이동 상태
S1S2	Standby	일부의 주변 장치의 전원 오프	소정의 이벤트 발생
S3	Suspnd	동작 상태를 메모리에 기억하고 주변 장치의 전원 오프	소정의 이벤트 발생
S4	Hibernation	동작 상태를 HDD에 기억하고 주요부의 전원 오프	소정의 이벤트 발생
S5	SoftOFF	코어 칩의 전원 관리부 이외는 모두 전원 오프	전원 스위치의 온만
G3	MechOFF	전원 관리부의 전원 오프	전원 스위치의 온만

또, 표 1에 있어서의 「APM」은 S0∼S5, G3의 각 전원 상태와, APM(Advanced Power Management) 규격으로 규정되어 있는 각 전원 상태와의 대응을 나타내고 있다.

본 실시 형태에 관한 컴퓨터 시스템(10)에서는, 전원 상태 S1, S2 및 S3으로부터 전원 상태 S0으로의 복귀는 PCI 버스(20)의 일부인 신호선 -PME(Power Management Event)와, 이 신호선 -PME에 접속된 내장형 제어기(80)에 의해 실현된다. 즉, 도 4에 도시된 바와 같이 신호선 -PME에는 카드 버스 제어기(30), 오디오서브 시스템(32) 및 네트워크 어댑터(42)가 각각 접속되어 있고, 또한 PC(12)가 도킹 스테이션(82)에 세트된 상태에서는 도킹 스테이션(82)의 내부 버스에 접속된 네트워크 어댑터(84)도 접속된다.

내장형 제어기(80) 및 게이트 어레이 로직(76)은 전원 회로(54)가 AC 전원에 접속되어 있는 상태에서는 임의의 전원 상태일 때에도 항상 전력이 공급되고 신호선 -PME는 하이 레벨(비활성)로 유지된다. 신호선 -PME에 접속된 각 하드웨어 구성 요소는 컴퓨터 시스템(10)의 전원 상태를 S0으로 복귀시켜야 할 소정의 이벤트의 발생을 검지하면, 신호선 -PME를 로우 레벨(활성)로 한다. 내장형 제어기(80)는 코어 칩[44:I/O 브리지]의 전원 관리부(68)에 접속되어 있고, 신호선 -PME가 활성로 된 것을 검지하면, 전원 상태를 S0으로 복귀시켜야 할 소정의 이벤트가 발생한 것을 전원 관리부(68)에 통지한다. 이 통지를 수신하여 전원 관리부(68)는 컴퓨터 시스템(10)의 전원 상태를 S0으로 복귀시키기 위한 소정의 처리[예컨대, 전원 회로(54)에 대한 지시 신호의 출력 등]를 실행한다.

또한, 전원 관리부(68) 및 전원 회로(54)에는 전원 스위치가 온됨으로써 발생하는 신호 -PWRON01이 입력되도록 신호선이 접속되어 있고, 전원 상태 S4, S5 및 G3에서 전원 상태 S0으로의 복귀는 전원 관리부(68) 및 전원 회로(54)에 신호 -PWRON01이 입력됨으로써 실현된다. 또, 전원 상태 S4에 대해서는 코어 칩[44:I/O 브리지]이 내장하고 있는 실시간 클록으로 설정된 타이머를 트리거로서 복귀하는 것도 가능하게 되어 있다.

또한, 본 실시 형태에 관한 게이트 어레이 로직(76)은 전원 상태 S4 또는 S5또는 G3에 있는 컴퓨터 시스템(10)에 대하여, LAN 및 네트워크 어댑터(42) 또는 네트워크 어댑터(84)를 경유하여 외부로부터 전원 상태 S0으로 복귀시키는 WOL 기능을 실현하기 위해 설치되어 있다.

즉, 게이트 어레이 로직(76)의 입력단은 신호선 -PME에 접속되어 있고, 게이트 어레이 로직(76)의 출력단은 OR 회로(86)를 통해 신호 -PWR0N01의 신호선에 접속되어 있다. 네트워크 어댑터(42, 84)는 WOL 기능이 비활성으로 되어 있는 상태에서 WOL의 실행이 네트워크 경유로 지시되면 신호선 -PME를 활성으로 되지만, 이 때 게이트 어레이 로직(76)이 인에이블로 되어 있으면, 신호선 -PME가 활성으로 된 것이 게이트 어레이 로직(76)에 의해 검지되고, 전원 스위치가 온으로 된 경우와 마찬가지로 신호 -PWRON02가 OR 회로(86)를 경유하여 전원 관리부(68) 및 전원 회로(54)에 입력된다. 이에 따라, 전원 스위치가 온으로 된 경우와 마찬가지로 전원 관리부(68) 및 전원 회로(54)가 동작하고, 전원 상태 S4, S5 또는 G3에 있던 컴퓨터 시스템(10)은 전원 상태 S0으로 복귀한다.

그런데, 표 1에서도 밝혀진 바와 같이, ACPM의 규격으로는 전원 상태 S5, G3에서 전원 상태 S0으로의 복귀는 「전원 스위치의 온만」으로 되어 있다. 이 때문에, ACPM의 규격에 준거한 OS는 전원 상태 S5 또는 G3로의 이행시에, 전원 상태 S5 또는 G3에서 전원 상태 S0으로의 복귀를 위한 조건으로서, 전원 스위치의 온 이외의 이벤트 발생을 무시하기 위한 처리를 실행하지만, 이 처리에는 네트워크 어댑터(42, 84) 내부의 WOL 설정 영역에 WOL 기능을 디스에이블로 하는 정보를 기록하는 처리가 포함되어 있다.

그리고, 상기 처리는 OS가 컴퓨터 시스템(10)으로의 전력 공급의 정지(전원 오프)를 지시하기 직전에 행해지고, 상기 처리가 행해진 후에는 BIOS가 기동되지 않고 전원이 오프되기 때문에, OS에 의해 WOL 설정 영역에 일단 기록된 정보를 WOL 기능이 인에이블로 되도록 BIOS를 리라이트하기는 곤란하다. 이 때문에, 본 실시 형태에 관한 BIOS는 셧 다운 리셋 로직(52)과 협력하여 전원 상태 S5 또는 G3으로 이행하기 직전에 하드웨어 리셋을 발생시키고, WOL 설정 영역에 일단 기록된 정보의 리라이트를 행한다.

이하, 전원 상태 S0(가동 상태)에서 전원 상태 S5 또는 G3으로 이행해야 할 이벤트(예컨대, 전원 스위치가 오프되거나 혹은 키보드나 마우스가 조작됨으로써 소프트웨어상에서 전원 오프가 지시됨 등)의 발생이 검지되었을 때에, OS나 본 실시 형태에 관한 BIOS 등의 프로그램이 CPU(14)에 의해 실행되는 동시에 셧 다운 리셋 로직(52)이 작동함으로써 실현되는 전원 오프 처리에 대해서 도 5의 플로우차트를 참조하여 설명한다.

또, 도 5의 플로우차트에서는, 셧 다운 리셋 로직(52) 등의 하드웨어에 따른 처리, CPU(14)가 AML을 실행함에 따른 처리, CPU(14)가 PM BIOS(Power Management BIOS)를 실행함에 따른 처리 및 CPU(14)가 POST를 실행함에 따른 처리를 CPU(14)가 OS 등의 다른 프로그램을 실행함에 따른 처리와 구별하여 나타내고 있다.

AML, PM BIOS, POST는 모두 BIOS라 총칭되는 프로그램(코드)의 일부로서, AML은 OS가 여러가지 상황에서 시스템 특유의 처리로서 어떠한 처리를 실행하는지를, 여러가지 상황의 각각을 단위[메소드(Method)라 칭해짐]로 하여 ASL을 이용하여 기술된 코드이고, PM BIOS는 SMI(System Management Interrupt)라 불리는 인터럽트에 의해 기동되는 프로그램, POST는 컴퓨터 시스템(10)의 전원이 온되거나 하드웨어 리셋이 발생했을 때에 기동되는 프로그램이다.

전원 상태 S0에서 전원 상태 S5 또는 G3으로 이행해야 할 이벤트의 발생이 검지되면, 우선 단계 200에서, OS에 의해[상세하게는 OS의 프로그램을 실행하는 CPU(14)에 의해], 컴퓨터 시스템(10)을 셧 다운시키기 위한 사전 처리(OS가 컴퓨터의 전원을 오프하기 위한 처리:본 실시 형태에서는 편의상 제1 처리와 제2 처리로 나누어 설명함)가 행해진다. 제1 처리가 종료되면 OS에 의해 AML이 호출된다. 전원 상태 S0에서 다른 전원 상태로 이행할 때에는 AML 중 PTS(Prepare To Sleep)라 칭해지는 메소드가 이행해야 할 전원 상태를 나타내는 파라미터를 수반하여 호출된다.

AML은 상세하게는 ASL을 이용하여 기술된 소스 코드를 전용 컴파일러에 의해 중간 코드화한 것으로, 압축된 상태로 플래쉬 ROM[72:또는 통상의 ROM]에 기억되어 있고, 호출됨으로써 OS가 판독하기 위한 코드로서 메모리상에 전개되며, 전개된 코드를 OS가 판독하여 실행해 나가는 인터프리터적인 동작을 함으로써, AML(이 경우는 메소드 PTS)로서 기술된 처리가 행해진다.

본 실시 형태에서는, OS에 의해 컴퓨터 시스템(10)을 셧 다운시키기 위한 소정의 처리가 행해질 때에 CMOS(74)로의 액세스를 행하지만(상세한 것은 후술), AML에서는 하드웨어의 조작에 제약이 있어 CMOS(74)로 액세스하는 것도 곤란하다. 이 때문에, 본 실시 형태에서는 AML의 메소드 PTS에 있어서 SMI(인터럽트)를 발생시키고, 하드웨어의 조작에 대한 제약이 적은 BIOS의 다른 프로그램(구체적으로는 PM BIOS)이 기동되도록 메소드 PTS를 구성하고 있으며, 다음 단계 202에서는 AML의 메소드 PTS에 의해 PM BIOS가 기동되고, CPU(14)에 의해 PM BIOS의 프로그램이 실행됨으로써 단계 204 내지 210의 처리가 실현된다.

단계 204에서는 CMOS(74)의 WOL 기능 비트에 유지되어 있는 플래그의 값을 체크하고, 다음 단계 206에서는 상기 플래그의 값에 기초하여 네트워크 어댑터[42:또는 네트워크 어댑터(84)]의 WOL 기능을 인에이블로 하는 처리를 실행할지의 여부를 판정한다.

CMOS(74)의 WOL 기능 비트에 설정되어 있는 플래그가 WOL 기능을 이용하는 것을 나타내는 값이었을 경우에는 WOL 기능을 이용하기 위한 처리[셧 다운 리셋(후술)을 포함함]의 실행이 지시되어 있다고 판단할 수 있다. 이 때문에, 상기한 경우에는 단계 206의 판정이 긍정되고, 셧 다운 리셋을 행하기 위한 처리로서 단계 208에서 GPIO(88)를 통해 셧 다운 리셋 로직(52)을 인에이블로 하며(이 단계 208은 본 발명에 관한 제어 수단을 작동시키는 것에 대응하고 있음), 다음 단계 210에 있어서, CMOS(74)의 셧 다운 리셋 비트에 유지되어 있는 플래그의 값을 셧 다운 리셋을 행한 것을 나타내는 값으로 변경해 둔다(이 단계 210은 본 발명에 관한 불휘발성 기억 수단에 소정의 정보를 기억시키는 것에 대응하고 있음).

또, CMOS(74)의 WOL 기능 비트로 설정되어 있는 플래그가 WOL 기능을 이용하지 않는 것을 나타내는 값이었을 경우에는 단계 206의 판정이 부정되고, 단계 208 및 단계 210의 처리는 행해지지 않으며, 셧 다운 리셋 로직(52)이 디스에이블인 채로 유지됨으로써 셧 다운 리셋은 행해지지 않는다.

상기 처리가 행해지면 제어가 OS로 복귀되고, 다음 단계 212에 있어서, 컴퓨터 시스템(10)을 셧 다운시키기 위한 사전 처리(제2 처리)가 OS에 의해 행해진다. 전원 상태 S0에서 전원 상태 S5 또는 G3으로 이행하는 경우, 이 단계 212에 있어서, 네트워크 어댑터(42, 84) 내부의 WOL 설정 영역에 WOL 기능을 디스에이블로 하는 정보를 기록하는 처리도 행해진다.

컴퓨터 시스템(10)을 셧 다운시키기 위한 사전 처리가 전부 완료되면, 다음 단계 214에 있어서, OS에 의한 셧 다운 처리가 행해진다. 이 셧 다운 처리는 전원 관리부(68)의 내부 레지스터 PM CTL REG의 특정 번지에 특정 정보를 기록함으로써 이루어진다.

이에 따라, 전원 관리부(68)는 컴퓨터 시스템(10)의 셧 다운이 지시된 것을 검지하고, 전원 회로(54)로 출력하는 신호 -SUSC[컴퓨터 시스템(10)이 전원 오프 상태인 것을 나타내는 신호(전원 오프 명령에 상당), 도 3 참조] 및 신호 -SUSB[컴퓨터 시스템(10)이 서스펜드(Suspnd) 상태 또는 전원 오프 상태인 것을 나타내는 신호, 도 3 참조]를 모두 액티브(로우 레벨)로 한다.

상기 신호가 출력됨에 따른 하드웨어의 동작은 셧 다운 리셋 로직(52)이 인에이블인지 디스에이블인지에 따라 상이하다. 셧 다운 리셋 로직(52)이 디스에이블인 경우에는, 통상의 셧 다운 시퀀스가 실행되고, 전원 관리부(68)와 전원 회로(54) 사이에서 송수신되는 신호를 셧 다운 리셋 로직(52)이 그대로 전달함으로써, 활성으로 된 신호 -SUSC(및 신호 -SUSB)가 그 신호 -SUSC 및 신호 -SUSB를 중계하는 파워 오프 신호 게이트 로직(56)을 통과하여 그대로 전원 회로(54)에 입력되고(단계 216), 이것을 수신하여 전원 회로(54)는 컴퓨터 시스템(10)으로의 전력 공급을 정지한다(단계 218). 이에 따라, 컴퓨터 시스템(10)은 전원 상태 S0에서 전원 상태 S5 또는 G3으로 이행한다.

한편, 셧 다운 리셋 로직(52)이 인에이블인 경우, 셧 다운 리셋 로직(52)의 파워 오프 신호 게이트 로직(56)은 전원 관리부(68)로부터 입력되는 신호(각각 신호 -SUSC#PIIX4 및 신호 -SUSB#PIIX4라 칭함)가 전원 회로(54)로 전달되는 것을 저지한다. 이에 따라, 전원 회로(54)로 입력되는 신호 -SUSC는 비활성(하이 레벨)인 채로 유지된다(단계 220).

또한, 전원 회로(54)는 컴퓨터 시스템(10)으로의 전력 공급의 상태를 나타내는 신호 LAST#PWG[전력 공급의 상태가 안정되어 있는 동안은 활성(하이 레벨)으로 되어 있음]를 전원 관리부(68)로 출력하지만, 전원 회로(54)로부터 출력된 신호 LAST#PWG를 신호 LAST#PWG#PIIX4로서 전원 관리부(68)로 중계하는 파워 굿 신호 제어 로직(58)은 셧 다운 리셋 로직(52)이 인에이블인 경우, 신호 -SUSC#PIIX4가 활성(로우 레벨)으로 되고 나서 소정 시간 후에 전원 관리부(68)로 출력하는 신호 LAST#PWG#PIIX4를 전원 회로(54)로부터 입력되는 신호 LAST#PWG의 레벨과 무관하게 비활성(로우 레벨)으로 한다(전원의 상태가 불량인 것을 나타내는 더미의 전원 상태 신호:단계 222, 도 6도 참조).

전원 관리부(68)에서는, 단자 PWROK에 입력되는 신호[파워 굿 신호 제어 로직(58)으로부터 출력되는 신호 LAST#PWG#PIIX4]가 비활성으로 된 것을 검지하면,컴퓨터 시스템(10)으로의 전력 공급이 불안정하게 되었다고 판단하고, 내부 레지스터 PM CTL REG에 유지하고 있는 컴퓨터 시스템의 전원 상태를 판단 결과에 따라 리라이트하는 동시에 하드웨어 리셋을 발생시키기 위한 신호 CPU#RST를 미리 정해진 소정 시간 활성(하이 레벨)으로 한다(단계 224, 도 6도 참조).

전원 관리부(68)로부터 출력되는 신호 CPU#RST는 파워 굿 신호 제어 로직(58) 및 파워 스위치 신호 제어 로직(60)에 각각 입력된다. 파워 스위치 신호 제어 로직(60)은 다이오드(90)를 통해 전원 스위치(92)에 접속되어 있고, 전원 스위치(92)가 조작됨으로써 레벨이 변화하는 신호 -PWRSW를 신호 -PWRSW#PIIX4로서 전원 관리부(68)로 중계하고 있다. 파워 스위치 신호 제어 로직(60)은 셧 다운 리셋 로직(52)이 인에이블인 경우, 신호 CPU#RST가 활성으로 된 것을 검지하면, 전원 관리부(68)로 출력하는 신호 -PWRSW#PIIX4를 신호 -PWRSW의 레벨과 무관하게 활성(로우 레벨)으로 한다(더미의 전원 온 신호:단계 226, 도 6도 참조).

또한, 파워 굿 신호 제어 로직(58)은 셧 다운 리셋 로직(52)이 인에이블인 경우, 신호 CPU#RST가 활성으로 된 것을 검지하면, 전원 관리부(68)로 출력하는 신호 LAST#PWG#PIIX4를 비활성(로우 레벨)으로부터 활성(하이 레벨)으로 복귀시킨다(전원의 상태가 양호한 것을 나타내는 더미의 전원 상태 신호:단계 228, 도 6 참조).

전원 관리부(68)는 단자 -PWRBTN에 입력되는 신호[파워 스위치 신호 제어 로직(60)으로부터 출력되는 신호 -PWRSW#PIIX4]로 활성(로우 레벨)으로 된 것을 검지하면 전원 스위치(92)가 온되었다고 판단하여, 신호 -SUSC, -SUSB(-SUSC#PIIX4, 신호 -SUSB#PIIX4)를 비활성(하이 레벨)으로 전환한다(단계 230, 도 6도 참조). 또한, 단자 PWROK에 입력되는 신호(신호 LAST#PWG#PIIX4)가 활성으로 된 것을 검지하면, 컴퓨터 시스템(10)으로의 전력 공급이 안정 상태로 되었다고 판단한다. 그리고, 내부 레지스터 PM CTL REG에 유지하고 있는 컴퓨터 시스템의 전원 상태를 상기 판단 결과에 대응하는 상태로 리라이트한다.

파워 굿 신호 제어 로직(58)이 전원 관리부(68)로 출력하는 신호 -PWRSW#PIIX4의 레벨을 전환함으로써, 내부 레지스터 PM CTL REG에 유지하고 있는 컴퓨터 시스템의 전원 상태는 일시적으로 실제의 전원 상태와 불일치하게 되어 있었지만, 상기한 바와 같이 행함으로써 실제의 전원 상태와 일치되게 된다.

전원 관리부(68)로부터 출력되는 신호 -SUSC#PIIX4는 파워 스위치 신호 제어 로직(60)에도 입력된다. 파워 스위치 신호 제어 로직(60)은 전원 관리부(68)로 출력하는 신호 -PWRSW#PIIX4를 일단 활성으로 한 후에, 신호 -SUSC#PIIX4가 비활성(하이 레벨)으로 된 것을 검지하면, 신호 -PWRSW#PIIX4를 비활성(하이 레벨)으로 한다(도 6 참조).

전원 관리부(68)가 신호 CPU#RST를 활성으로 하고 나서 소정 시간이 경과하면, 신호 CPU#RST는 전원 관리부(68)에 의해 비활성(로우 레벨)으로 복귀된다(단계 230). 상기 일련의 시퀀스에 의해 전원 관리부(68)로부터 출력된 전원 오프 명령(셧 다운 명령)에 대하여, 컴퓨터 시스템(10)으로의 전력 공급을 정지시키지 않고 하드웨어 리셋을 발생시키는 셧 다운 리셋이 실현되고, 신호 CPU#RST가 비활성으로 되면, 플래쉬 ROM(72)의 소정 번지에서부터 순서대로 기억되어 있는 POST의 프로그램이 CPU(14)에 의해 판독되어 순서대로 실행됨으로써 POST(본 발명에 관한 처리 루틴)가 기동되고(단계 232), 다음 단계 234 내지 단계 244의 처리(본 발명에 관한 처리 수단에 대응하는 처리)가 실현된다.

단계 234에서는 셧 다운 리셋 비트에 유지되어 있는 플래그의 값을 체크하고, 다음 단계 236에서는 상기 플래그의 값에 기초하여 현재의 POST의 기동이 셧 다운 리셋에 따른 기동인지의 여부를 판정한다. CMOS(74)의 셧 다운 리셋 비트에 유지되어 있는 플래그는 셧 다운 리셋을 실행하였을 경우에만 PM BIOS에 의해 셧 다운 리셋을 행한 것을 나타내는 값으로 변경되어 있다(단계 210).

이 때문에, CMOS(74)의 셧 다운 리셋 비트에 유지되어 있는 플래그가 셧 다운 리셋을 행한 것을 나타내는 값이 아니었을 경우에는, 현재의 POST의 기동은 셧 다운 리셋에 따른 기동인지의 여부를 판단할 수 있기 때문에, 단계 236의 판정이 부정된다. 이 경우에는 컴퓨터 시스템(10)을 통상적으로 기동하는 처리(본래의 POST 처리나 OS의 부팅 등의 처리)가 행해진다.

한편, CMOS(74)의 셧 다운 리셋 비트에 유지되어 있는 플래그가 셧 다운 리셋을 행한 것을 나타내는 값이었을 경우에는 현재의 POST의 기동이 셧 다운 리셋에 따른 기동이라고 판단할 수 있기 때문에, 단계 236의 판정이 긍정되어 단계 238로 이행한다. 단계 238에서는 네트워크 어댑터[42:또는 네트워크 어댑터(84)]의 내부 레지스터의 WOL 설정 영역에 WOL 기능을 인에이블로 하는 것을 나타내는 정보를 기록함으로써, 네트워크 어댑터[42:또는 네트워크 어댑터(84)]의 WOL 기능을 인에이블로 한다.

단계 240에서는 GPIO(88)를 통해 셧 다운 리셋 로직(52)을 디스에이블로 하고, 다음 단계 242에서는 CMOS(74)의 셧 다운 리셋 비트에 유지되어 있는 플래그를 오프한다(셧 다운 리셋을 행하고 있지 않은 것을 나타내는 값으로 변경함). 다음 단계 244에서는 BIOS(POST)에 의한 셧 다운 처리가 행해진다. 이 셧 다운 처리도 먼저 설명한 단계 214와 마찬가지로 전원 관리부(68)의 내부 레지스터 PM CTL REG의 특정 번지에 특정 정보를 기록함으로써 이루어진다.

이에 따라, 전원 관리부(68)는 신호 -SUSC 및 신호 -SUSB를 활성(로우 레벨)으로 하지만, 셧 다운 리셋 로직(52)은 이전의 단계 240에서 디스에이블되어 있기 때문에 신호 -SUSC 및 신호 -SUSB는 파워 오프 신호 게이트 로직(56)을 통과하여 그대로 전원 회로(54)에 입력되고(단계 246), 전원 회로(54)에 의한 컴퓨터 시스템(10)으로의 전력 공급이 정지되며(단계 218), 컴퓨터 시스템(10)은 전원 상태 S0에서 전원 상태 S5 또는 G3으로 이행한다.

셧 다운 리셋에 따라 POST가 기동되었을 때에는 OS가 기동되지 않고 컴퓨터 시스템(10)으로의 전력 공급이 정지되기 때문에, 단계 238에서 인에이블로 한 네트워크 어댑터의 WOL 기능이 OS에 의해 디스에이블로 되지 않고, WOL 기능을 이용 가능한 상태로 유지할 수 있게 된다.

그리고, 네트워크 어댑터[42:또는 네트워크 어댑터(84)]는 WOL의 실행이 네트워크 경유로 지시되면, 컴퓨터 시스템(10)이 전원 상태 S5 또는 G3일 때에도 WOL 기능이 인에이블로 되어 있기 때문에 신호선 -PME를 활성으로 한다. 이에 따라, 신호선 -PME가 활성으로 된 것이 게이트 어레이 로직(76)에 의해 검지되고, 게이트어레이 로직(76)으로부터 OR 회로(86)를 경유하여 신호 -PWR0N02가 전원 관리부(68) 및 전원 회로(54)에 입력되며, 컴퓨터 시스템(10)은 전원 상태 S0으로 복귀된다. 따라서, 컴퓨터 시스템(10)이 임의의 전원 상태라도 WOL 기능을 이용할 수 있다.

또한, 셧 다운 리셋 로직(52)이 동작을 개시하고 나서 컴퓨터 시스템(10)의 전원이 오프될 때까지의 시간(단계 220 내지 단계 248의 시간)은 매우 적으며, I/O Trap 기능을 이용하여 전원 관리부(68)의 내부 레지스터 PM CTL REG가 액세스될 때마다 인터럽트가 걸리도록 하고, 컴퓨터 시스템(10)의 전원이 오프되기 직전의 타이밍인지의 여부를 매회 판단하며, 컴퓨터 시스템(10)의 전원이 오프되기 직전의 타이밍이라고 판단했을 경우에 네트워크 어댑터의 WOL 기능을 인에이블로 하는 형태에 비해 CPU(14)에 가해지는 부하를 저감시킬 수 있다.

또, 상기에서는 AML의 메소드 PTS에 의해 SMI(인터럽트)를 발생시켜 PM BIOS를 기동하고, 셧 다운 리셋을 행한 것을 PM BIOS에 의해 CMOS(74)에 기억하고 있지만, 예컨대 백업 전원에 접속된 레지스터 등과 같이 불휘발성이고 AML에 의해 액세스 가능한 기억 수단을 새롭게 설치하면, AML에 의해 PM BIOS를 기동하지 않고 상기 기억 수단에 셧 다운 리셋을 행한 것을 기억하도록 구성하는 것도 가능하다.

또한, 상기에서는 셧 다운 리셋에 따라 기동된 POST에 의해 WOL 기능의 인에이블, 셧 다운 리셋 로직(52)의 디스에이블, 셧 다운 리셋 비트의 오프, 컴퓨터 시스템(10)의 셧 다운의 각 처리를 행하는 경우를 예로 설명했지만, 이 대신에 예를 들어 POST가 SMI(인터럽트)를 발생시킴으로써 기동한 PM BIOS에 의해 상기 각 처리의 전부 또는 일부를 행하도록 하여도 좋다.

또한, 전원 관리부를 포함하는 코어 칩으로서는 PIIX4 이외의 다른 칩을 이용하는 것도 가능하며, PIIX4에 한정되지 않는다.

또한, 상기에서는 본 발명을 ACPI의 규격에 준거한 컴퓨터(WOL 기능을 지원하지 않는 OS가 가동되는 컴퓨터)에 있어서 네트워크 어댑터의 WOL 기능을 인에이블로 하는 형태에 적용한 경우를 설명하였지만, 이것에 한정되지 않고 본 발명은 컴퓨터 시스템의 전원이 오프될 때에 OS의 처리가 끝난 후에 특별한 처리(예컨대, OS가 지원하지 않는 처리)를 행하는 경우에 널리 적용할 수 있다. 또한, 컴퓨터 시스템의 전원이 오프될 때에 셧 다운 리셋에 의해 POST가 기동되기 때문에 통상은 OS가 관리하고 있는 리소스를 직접 조작하는 경우에도 이용할 수 있다. 일례로서, 컴퓨터 시스템의 전원이 오프될 때에, 예를 들어 네트워크나 하드디스크 등의 디바이스의 상태, 전원 오프 시간 등의 정보를 CMOS나 EEPROM 등에 기억해 두고, 다음번에 전원이 온되었을 때에 상기 기억한 정보를 이용하는 등의 형태에 본 발명을 적용할 수도 있다. 또한, 하드웨어에 문제가 있는 등의 이유에 의해 전원 오프시에 리셋을 걸어 컴퓨터 시스템을 확실하게 셧 다운시키고 싶은 경우에도 적용할 수 있다.

이상 설명한 바와 같이 본 발명은 전원부로 전원 오프 명령이 출력되었을 때에 전원 오프 명령이 전원부로 입력되는 것을 저지하는 동시에 컴퓨터의 하드웨어 리셋을 발생시키고 하드웨어 리셋에 의해 기동되는 처리 루틴으로 소정의 처리를행한 후에 컴퓨터의 전원을 오프시키기 때문에 컴퓨터의 전원이 오프되기 직전에 소정의 처리를 실행하는 것을 부하의 증대 등을 초래하지 않고 실현할 수 있다고 하는 우수한 효과를 갖는다.

Claims

오퍼레이팅 시스템으로부터의 지시에 따라 컴퓨터에 전력을 공급하는 전원부로 전원 오프 명령이 출력되었을 때에 상기 전원 오프 명령이 전원부로 입력되는 것을 저지하는 동시에 상기 컴퓨터의 하드웨어 리셋을 발생시키는 제어 수단과;

상기 하드웨어 리셋에 의해 기동되고 소정의 처리를 실행한 후에 컴퓨터의 전원을 오프시키는 처리 수단을 포함하는 것을 특징으로 하는 컴퓨터.
제1항에 있어서, 상기 제어 수단은 컴퓨터의 전원 상태를 관리하는 전원 관리부와 상기 전원부 사이에 설치되어 있고, 상기 전원 관리부로부터 출력된 전원 오프 명령이 전원부에 입력되는 것을 저지하는 동시에 전원의 상태가 불량인 것을 나타내는 더미의 전원 상태 신호를 전원 관리부로 출력하여 하드웨어 리셋을 발생시킨 후에 전원 온이 지시된 것을 나타내는 더미의 전원 온 신호를 전원 관리부로 출력하는 것을 특징으로 하는 컴퓨터.
제1항에 있어서, 상기 처리 수단은 상기 소정 처리의 실행이 지시되어 있고, 또 오퍼레이팅 시스템이 컴퓨터의 전원을 오프하기 위한 처리를 실행하고 있는 것을 검지했을 때에 상기 제어 수단을 작동시키는 동시에 소정의 정보를 불휘발성 기억 수단에 기억시키며, 하드웨어 리셋에 의해 기동되고 또 상기 기억 수단에 상기 소정의 정보가 기억되어 있는 경우에는, 상기 소정의 처리를 행하는 동시에 상기제어 수단의 작동을 정지시킨 후에 컴퓨터의 전원을 오프시키는 것을 특징으로 하는 컴퓨터.
제1항에 있어서, 상기 소정의 처리는 네트워크를 통해 상기 컴퓨터의 전원을 원격으로 온하는 기능이 인에이블로 되도록 네트워크 어댑터의 설정을 변경하는 처리인 것을 특징으로 하는 컴퓨터.
제1항에 있어서, ACPI의 규격에 준거한 컴퓨터인 것을 특징으로 하는 컴퓨터.
오퍼레이팅 시스템으로부터의 지시에 따라 컴퓨터에 전력을 공급하는 전원부로 전원 오프 명령이 출력되었을 때에 상기 전원 오프 명령이 전원부로 입력되는 것을 저지하는 동시에 상기 컴퓨터의 하드웨어 리셋을 발생하는 단계와;

상기 하드웨어 리셋에 의해 기동되는 처리 루틴으로 소정의 처리를 실행한 후에 컴퓨터의 전원을 오프하는 단계를 포함하는 것을 특징으로 하는 컴퓨터의 전원 제어 방법.