JP2001092565A - コンピュータ及びコンピュータの電源制御方法 - Google Patents
コンピュータ及びコンピュータの電源制御方法Info
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Abstract
(57)【要約】
【課題】 コンピュータの電源がオフされる直前に所定
の処理を実行することを、負荷の増大等を招くことなく
実現する。 【解決手段】 コアチップの電源管理部68と電源回路54
との間にシャットダウンリセットロジック52を設ける。
ロジック52はシステムがシャットダウンされる直前にイ
ネーブルされ、電源管理部68から出力された電源オフ信
号-SUSCが電源回路５４に入力されるのを阻止すると共
に、電源の状態が不良であることを表す信号LAST#PWG#P
IIX4を電源管理部68に入力してハードウェアリセットを
発生させ、更に電源スイッチ92がオンされたことを表す
信号-PERSW#PIIX4を入力する。これによりＰＯＳＴが起
動され、ＰＯＳＴはネットワークアダプタのＷＯＬ機能
をイネーブルにした後にシステムの電源をオフする。
の処理を実行することを、負荷の増大等を招くことなく
実現する。 【解決手段】 コアチップの電源管理部68と電源回路54
との間にシャットダウンリセットロジック52を設ける。
ロジック52はシステムがシャットダウンされる直前にイ
ネーブルされ、電源管理部68から出力された電源オフ信
号-SUSCが電源回路５４に入力されるのを阻止すると共
に、電源の状態が不良であることを表す信号LAST#PWG#P
IIX4を電源管理部68に入力してハードウェアリセットを
発生させ、更に電源スイッチ92がオンされたことを表す
信号-PERSW#PIIX4を入力する。これによりＰＯＳＴが起
動され、ＰＯＳＴはネットワークアダプタのＷＯＬ機能
をイネーブルにした後にシステムの電源をオフする。
Description
【０００１】
【発明の属する技術分野】本発明はコンピュータ及びコ
ンピュータの電源制御方法に係り、特に、コンピュータ
の電源がオフされる直前に所定の処理を行うためのコン
ピュータの電源制御方法、及び該電源制御方法が適用さ
れたコンピュータに関する。
ンピュータの電源制御方法に係り、特に、コンピュータ
の電源がオフされる直前に所定の処理を行うためのコン
ピュータの電源制御方法、及び該電源制御方法が適用さ
れたコンピュータに関する。
【０００２】
【従来の技術】パーソナルコンピュータ（ＰＣ）には、
ＰＣの現在の電源状態を記憶するための内部レジスタの
操作を含むＰＣの電源状態の管理を行うロジック（以下
「ステートマシーン(State Machine)」という）が搭載
されたチップ（以下「コアチップ」という）が設けられ
ており、電源のオンオフを含むＰＣの電源状態の管理は
コアチップのステートマシーンによって行われる。コア
チップのステートマシーンとのインタフェース（Ｉ／
Ｆ）は標準化されており、ＡＣＰＩ（Advanced Configu
ration and Power Interface）の規格に準拠したＰＣで
は、ステートマシーンとのＩ／Ｆの制御がオペレーティ
ングシステム（ＯＳ）によって管理されている。そして
ＰＣの電源オフは、ＯＳが電源オフに関連する種々の終
了処理を行った後に、電源部に対しステートマシーンを
介して電源オフを指令することによって成される。
ＰＣの現在の電源状態を記憶するための内部レジスタの
操作を含むＰＣの電源状態の管理を行うロジック（以下
「ステートマシーン(State Machine)」という）が搭載
されたチップ（以下「コアチップ」という）が設けられ
ており、電源のオンオフを含むＰＣの電源状態の管理は
コアチップのステートマシーンによって行われる。コア
チップのステートマシーンとのインタフェース（Ｉ／
Ｆ）は標準化されており、ＡＣＰＩ（Advanced Configu
ration and Power Interface）の規格に準拠したＰＣで
は、ステートマシーンとのＩ／Ｆの制御がオペレーティ
ングシステム（ＯＳ）によって管理されている。そして
ＰＣの電源オフは、ＯＳが電源オフに関連する種々の終
了処理を行った後に、電源部に対しステートマシーンを
介して電源オフを指令することによって成される。
【０００３】このため、ＡＣＰＩの規格に準拠したＰＣ
において、ＰＣの電源がオフされる際にＡＭＬ（ＡＳＬ
（ACPI Source Language）を用いて記述されたシステム
特有の処理を行うコード群（ACPI Machine Languag
e）：ＢＩＯＳ（Basic Input/Output System：キーボー
ドやフロッピーディスクドライブ等の各ハードウェアの
入出力操作を制御するためのプログラム）の一部分）等
のＢＩＯＳによって特別な処理を行おうとしても、これ
らによる処理が行われた後に実行されるＯＳの終了処理
により、ＢＩＯＳによる処理が無効になってしまうこと
があるという問題があった。
において、ＰＣの電源がオフされる際にＡＭＬ（ＡＳＬ
（ACPI Source Language）を用いて記述されたシステム
特有の処理を行うコード群（ACPI Machine Languag
e）：ＢＩＯＳ（Basic Input/Output System：キーボー
ドやフロッピーディスクドライブ等の各ハードウェアの
入出力操作を制御するためのプログラム）の一部分）等
のＢＩＯＳによって特別な処理を行おうとしても、これ
らによる処理が行われた後に実行されるＯＳの終了処理
により、ＢＩＯＳによる処理が無効になってしまうこと
があるという問題があった。
【０００４】一例として、電源オフ状態のＰＣの電源
を、該ＰＣに接続されたＬＡＮ（Local Area Network）
の管理者が、ＬＡＮを介してリモートでオンする機能
（以下、ＷＯＬ（Wake On LAN）機能という）は従来よ
り知られているが、このＷＯＬ機能を利用するために
は、ＰＣのネットワークアダプタのＷＯＬ機能をイネー
ブル(Enable)にしておく必要がある。
を、該ＰＣに接続されたＬＡＮ（Local Area Network）
の管理者が、ＬＡＮを介してリモートでオンする機能
（以下、ＷＯＬ（Wake On LAN）機能という）は従来よ
り知られているが、このＷＯＬ機能を利用するために
は、ＰＣのネットワークアダプタのＷＯＬ機能をイネー
ブル(Enable)にしておく必要がある。
【０００５】しかし、ＡＣＰＩの規格に準拠したＰＣで
は、コンピュータシステムをシャットダウンする際に、
ＰＣの電源がオフされる直前にＯＳが電源スイッチのオ
ン以外の電源オン要因（前述のＷＯＬ機能による電源オ
ンを含む）をディスエーブル(Disable）にするため、Ｐ
Ｃの電源がオフされることを検知してＢＩＯＳによって
ＷＯＬ機能をイネーブルにしたとしても、その後、ＯＳ
の終了処理によってＷＯＬ機能がディスエーブルとされ
て電源がオフされることになり、ＷＯＬ機能を利用する
ことができない、という問題があった。
は、コンピュータシステムをシャットダウンする際に、
ＰＣの電源がオフされる直前にＯＳが電源スイッチのオ
ン以外の電源オン要因（前述のＷＯＬ機能による電源オ
ンを含む）をディスエーブル(Disable）にするため、Ｐ
Ｃの電源がオフされることを検知してＢＩＯＳによって
ＷＯＬ機能をイネーブルにしたとしても、その後、ＯＳ
の終了処理によってＷＯＬ機能がディスエーブルとされ
て電源がオフされることになり、ＷＯＬ機能を利用する
ことができない、という問題があった。
【０００６】
【発明が解決しようとする課題】上記の問題を解決する
ためには、ＯＳの終了処理が行われた後に、ＷＯＬ機能
をイネーブルにする等の特別な処理を行う必要がある
が、現在のＯＳには、前記特別な処理を実行するための
プログラムを終了処理実行後に起動するためのＩ／Ｆは
設けられていないため、ＯＳの終了処理実行後に特別な
処理を実行するための新たな機構を設ける必要がある。
ためには、ＯＳの終了処理が行われた後に、ＷＯＬ機能
をイネーブルにする等の特別な処理を行う必要がある
が、現在のＯＳには、前記特別な処理を実行するための
プログラムを終了処理実行後に起動するためのＩ／Ｆは
設けられていないため、ＯＳの終了処理実行後に特別な
処理を実行するための新たな機構を設ける必要がある。
【０００７】上記機構の一例として、Ｉ／Ｏ Ｔｒａｐ
機能を利用して、コアチップの内部レジスタ（ステート
マシーンによって操作されるレジスタ）がアクセスされ
る毎に割り込みがかかって所定のプログラム（例えばＢ
ＩＯＳ）が起動されるように構成し、所定のプログラム
において、アクセスのあったアドレス及び内部レジスタ
の前記アドレスに書き込まれた内容に基づき、現在のタ
イミングがＰＣの電源がオフされる直前のタイミングで
あると判断した場合に特別な処理を行うようにすること
が考えられる。
機能を利用して、コアチップの内部レジスタ（ステート
マシーンによって操作されるレジスタ）がアクセスされ
る毎に割り込みがかかって所定のプログラム（例えばＢ
ＩＯＳ）が起動されるように構成し、所定のプログラム
において、アクセスのあったアドレス及び内部レジスタ
の前記アドレスに書き込まれた内容に基づき、現在のタ
イミングがＰＣの電源がオフされる直前のタイミングで
あると判断した場合に特別な処理を行うようにすること
が考えられる。
【０００８】しかしながら、上記の方法ではコアチップ
の内部レジスタがアクセスされる毎に割り込みがかかっ
て所定のプログラムが起動されるので、ＰＣのＣＰＵに
加わる負荷が増大するという問題がある。また、ＣＰＵ
が所定のプログラムを実行している間はＯＳの動作が中
断することになるため、ＯＳの動作に影響を与えない短
い時間で処理が完了するように所定のプログラムを設計
する必要もあり、設計や検証等の膨大な作業が必要とな
る。
の内部レジスタがアクセスされる毎に割り込みがかかっ
て所定のプログラムが起動されるので、ＰＣのＣＰＵに
加わる負荷が増大するという問題がある。また、ＣＰＵ
が所定のプログラムを実行している間はＯＳの動作が中
断することになるため、ＯＳの動作に影響を与えない短
い時間で処理が完了するように所定のプログラムを設計
する必要もあり、設計や検証等の膨大な作業が必要とな
る。
【０００９】本発明は上記事実を考慮して成されたもの
で、コンピュータの電源がオフされる直前に所定の処理
を実行することを、負荷の増大等を招くことなく実現で
きるコンピュータ及びコンピュータの電源制御方法を得
ることが目的である。
で、コンピュータの電源がオフされる直前に所定の処理
を実行することを、負荷の増大等を招くことなく実現で
きるコンピュータ及びコンピュータの電源制御方法を得
ることが目的である。
【００１０】
【課題を解決するための手段】本発明に係るコンピュー
タは、オペレーティングシステムからの指示に応じて、
コンピュータに電力を供給する電源部へ電源オフ指令が
出力されたときに、電源オフ指令が電源部へ入力される
ことを阻止すると共に、前記コンピュータのハードウェ
アリセットを発生させる制御手段を備えている。上記の
ように、電源部への電源オフ指令の入力が阻止されるこ
とで、電源部によるコンピュータへの電力の供給は継続
される。また、ハードウェアリセットにより、通常コン
ピュータの電源オフの通常のシーケンスでは起動されな
い処理ルーチン（本発明に係る処理手段）が起動される
ことになる。
タは、オペレーティングシステムからの指示に応じて、
コンピュータに電力を供給する電源部へ電源オフ指令が
出力されたときに、電源オフ指令が電源部へ入力される
ことを阻止すると共に、前記コンピュータのハードウェ
アリセットを発生させる制御手段を備えている。上記の
ように、電源部への電源オフ指令の入力が阻止されるこ
とで、電源部によるコンピュータへの電力の供給は継続
される。また、ハードウェアリセットにより、通常コン
ピュータの電源オフの通常のシーケンスでは起動されな
い処理ルーチン（本発明に係る処理手段）が起動される
ことになる。
【００１１】そして本発明では、ハードウェアリセット
によって起動される処理手段により、所定の処理を行っ
た後にコンピュータの電源をオフさせる。電源部への電
源オフ指令は、コンピュータの電源をオフするにあたっ
てのオペレーティングシステムの処理が完了した後に、
オペレーティングシステムからの指示に応じて出力され
るので、コンピュータの電源がオフされる直前（すなわ
ちオペレーティングシステムの処理が完了した後）に所
定の処理を行うことができる。
によって起動される処理手段により、所定の処理を行っ
た後にコンピュータの電源をオフさせる。電源部への電
源オフ指令は、コンピュータの電源をオフするにあたっ
てのオペレーティングシステムの処理が完了した後に、
オペレーティングシステムからの指示に応じて出力され
るので、コンピュータの電源がオフされる直前（すなわ
ちオペレーティングシステムの処理が完了した後）に所
定の処理を行うことができる。
【００１２】電源部への電源オフ指令は、コンピュータ
の電源をオフする際に１回のみ出力されるものであると
共に、本発明に係る制御手段はハードウェアで構成する
ことができるので、特定のレジスタへのアクセスが有る
毎に割り込みを発生させる場合のようにコンピュータの
ＣＰＵに加わる負荷が増大することはない。従って、本
発明によれば、コンピュータの電源がオフされる直前に
所定の処理を実行することを、負荷の増大等を招くこと
なく実現することができる。
の電源をオフする際に１回のみ出力されるものであると
共に、本発明に係る制御手段はハードウェアで構成する
ことができるので、特定のレジスタへのアクセスが有る
毎に割り込みを発生させる場合のようにコンピュータの
ＣＰＵに加わる負荷が増大することはない。従って、本
発明によれば、コンピュータの電源がオフされる直前に
所定の処理を実行することを、負荷の増大等を招くこと
なく実現することができる。
【００１３】なお、前述のように電源部への電源オフ指
令が出力されるときには、コンピュータの電源をオフす
るにあたってのオペレーティングシステムの処理は完了
しているので、電源オフ指令が出力されたときにハード
ウェアリセットを発生させてもオペレーティングシステ
ムの処理に支障をきたすことはない。また、本発明に係
る処理手段はソフトウェアを含んで構成することがで
き、ハードウェアリセットによって処理手段が起動され
るようにすることは、例えばハードウェアリセットが発
生した場合に起動されるＢＩＯＳ（所謂ＰＯＳＴ：Powe
r On Self Test）に前記ソフトウェアを埋め込むことで
実現できる。
令が出力されるときには、コンピュータの電源をオフす
るにあたってのオペレーティングシステムの処理は完了
しているので、電源オフ指令が出力されたときにハード
ウェアリセットを発生させてもオペレーティングシステ
ムの処理に支障をきたすことはない。また、本発明に係
る処理手段はソフトウェアを含んで構成することがで
き、ハードウェアリセットによって処理手段が起動され
るようにすることは、例えばハードウェアリセットが発
生した場合に起動されるＢＩＯＳ（所謂ＰＯＳＴ：Powe
r On Self Test）に前記ソフトウェアを埋め込むことで
実現できる。
【００１４】ところで、電源部への電源オフ指令は、オ
ペレーティングシステムからの指示に応じて、コンピュ
ータの電源状態を管理する電源管理部から出力されるこ
とが一般的である。この場合、制御手段は、コンピュー
タの電源状態を管理する電源管理部と電源部との間に設
け、電源管理部から出力された電源オフ指令が電源部に
入力されることを阻止するように構成することができ
る。
ペレーティングシステムからの指示に応じて、コンピュ
ータの電源状態を管理する電源管理部から出力されるこ
とが一般的である。この場合、制御手段は、コンピュー
タの電源状態を管理する電源管理部と電源部との間に設
け、電源管理部から出力された電源オフ指令が電源部に
入力されることを阻止するように構成することができ
る。
【００１５】また電源管理部は、電源の状態が不良であ
ると認識した場合にハードウェアリセットを発生する構
成が一般的であるので、コンピュータの電源状態を管理
する電源管理部と電源部との間に制御手段を設けた態様
において、電源部へ電源オフ指令が出力されたときにコ
ンピュータのハードウェアリセットを発生させること
は、電源管理部から電源オフ指令が出力された際に、電
源の状態が不良であることを表すダミーの電源状態信号
を電源管理部に出力してハードウェアリセットを発生さ
せた後に、電源オンが指示されたことを表すダミーの電
源オン信号を電源管理部へ出力するように制御手段を構
成することが好ましい。
ると認識した場合にハードウェアリセットを発生する構
成が一般的であるので、コンピュータの電源状態を管理
する電源管理部と電源部との間に制御手段を設けた態様
において、電源部へ電源オフ指令が出力されたときにコ
ンピュータのハードウェアリセットを発生させること
は、電源管理部から電源オフ指令が出力された際に、電
源の状態が不良であることを表すダミーの電源状態信号
を電源管理部に出力してハードウェアリセットを発生さ
せた後に、電源オンが指示されたことを表すダミーの電
源オン信号を電源管理部へ出力するように制御手段を構
成することが好ましい。
【００１６】上記のように、電源の状態が不良であるこ
とを表すダミーの電源状態信号を出力することでハード
ウェアリセットを発生させることができるので、制御手
段の構成を簡単にすることができる。また、電源管理部
はオペレーティングシステムから電源オフが指示される
と電源部への電源オフ指令を出力し続けるが、上記のよ
うに、電源オンが指示されたことを表すダミーの電源オ
ン信号を出力することで、電源部への電源オフ指令の出
力も停止される。
とを表すダミーの電源状態信号を出力することでハード
ウェアリセットを発生させることができるので、制御手
段の構成を簡単にすることができる。また、電源管理部
はオペレーティングシステムから電源オフが指示される
と電源部への電源オフ指令を出力し続けるが、上記のよ
うに、電源オンが指示されたことを表すダミーの電源オ
ン信号を出力することで、電源部への電源オフ指令の出
力も停止される。
【００１７】なお、電源管理部が管理しているコンピュ
ータの電源状態は、ダミーの電源状態信号の影響で実際
の電源状態と不一致になるが、電源の状態が良好である
ことを表すダミーの電源状態信号を出力すれば、電源管
理部が管理しているコンピュータの電源状態が変更さ
れ、前記不一致を解消することができる。
ータの電源状態は、ダミーの電源状態信号の影響で実際
の電源状態と不一致になるが、電源の状態が良好である
ことを表すダミーの電源状態信号を出力すれば、電源管
理部が管理しているコンピュータの電源状態が変更さ
れ、前記不一致を解消することができる。
【００１８】また、本発明に係る所定の処理が、コンピ
ュータの電源がオフされるときに固定的に実行すべき処
理である場合には、本発明に係る制御手段を常に作動さ
せるようにしてもよいが、本発明に係る所定の処理が、
指示された場合にのみ実行すべき処理である場合（例え
ばネットワークを介してコンピュータの電源をリモート
でオンする機能がイネーブルとなるようにネットワーク
アダプタの設定を変更する処理等）である場合、処理手
段は、所定の処理の実行が指示されており、かつオペレ
ーティングシステムがコンピュータの電源をオフするた
めの処理を行っていることを検知したときに、制御手段
を作動させると共に所定の情報を不揮発性の記憶手段に
記憶することが好ましい。
ュータの電源がオフされるときに固定的に実行すべき処
理である場合には、本発明に係る制御手段を常に作動さ
せるようにしてもよいが、本発明に係る所定の処理が、
指示された場合にのみ実行すべき処理である場合（例え
ばネットワークを介してコンピュータの電源をリモート
でオンする機能がイネーブルとなるようにネットワーク
アダプタの設定を変更する処理等）である場合、処理手
段は、所定の処理の実行が指示されており、かつオペレ
ーティングシステムがコンピュータの電源をオフするた
めの処理を行っていることを検知したときに、制御手段
を作動させると共に所定の情報を不揮発性の記憶手段に
記憶することが好ましい。
【００１９】これにより、所定の処理の実行が指示され
ている場合にのみ、コンピュータの電源がオフされると
きにハードウェアリセットが発生されることになる。ま
た、不揮発性の記憶手段（例えばＣＭＯＳ（バックアッ
プ電源に接続されたメモリ）やＥＥＰＲＯＭ）に所定の
情報を記憶することで、ハードウェアリセットによって
処理手段が起動された際に、記憶手段に所定の情報が記
憶されているか否かに基づいて、通常のハードウェアリ
セットか所定の処理を実行するためのハードウェアリセ
ットかを容易に判別することができ、ハードウェアリセ
ットによって起動されかつ記憶手段に所定の情報が記憶
されている場合に、所定の処理を行うと共に制御手段の
作動を停止させた後にコンピュータの電源をオフさせる
ことができる。
ている場合にのみ、コンピュータの電源がオフされると
きにハードウェアリセットが発生されることになる。ま
た、不揮発性の記憶手段（例えばＣＭＯＳ（バックアッ
プ電源に接続されたメモリ）やＥＥＰＲＯＭ）に所定の
情報を記憶することで、ハードウェアリセットによって
処理手段が起動された際に、記憶手段に所定の情報が記
憶されているか否かに基づいて、通常のハードウェアリ
セットか所定の処理を実行するためのハードウェアリセ
ットかを容易に判別することができ、ハードウェアリセ
ットによって起動されかつ記憶手段に所定の情報が記憶
されている場合に、所定の処理を行うと共に制御手段の
作動を停止させた後にコンピュータの電源をオフさせる
ことができる。
【００２０】また、本発明に係るコンピュータとして
は、例えばＡＣＰＩの規格に準拠したコンピュータが好
適である。
は、例えばＡＣＰＩの規格に準拠したコンピュータが好
適である。
【００２１】本発明に係るコンピュータの電源制御方法
は、オペレーティングシステムからの指示に応じて、コ
ンピュータに電力を供給する電源部へ電源オフ指令が出
力されたときに、前記電源オフ指令が電源部へ入力され
ることを阻止すると共に、前記コンピュータのハードウ
ェアリセットを発生させ、前記ハードウェアリセットに
よって起動される処理ルーチンで所定の処理を行った後
にコンピュータの電源をオフさせるので、先にも説明し
たように、コンピュータの電源がオフされる直前に所定
の処理を実行することを、負荷の増大等を招くことなく
実現することができる。
は、オペレーティングシステムからの指示に応じて、コ
ンピュータに電力を供給する電源部へ電源オフ指令が出
力されたときに、前記電源オフ指令が電源部へ入力され
ることを阻止すると共に、前記コンピュータのハードウ
ェアリセットを発生させ、前記ハードウェアリセットに
よって起動される処理ルーチンで所定の処理を行った後
にコンピュータの電源をオフさせるので、先にも説明し
たように、コンピュータの電源がオフされる直前に所定
の処理を実行することを、負荷の増大等を招くことなく
実現することができる。
【００２２】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態の一例を詳細に説明する。図１には、本発明を実
現するのに適した典型的なパーソナル・コンピュータ
（ＰＣ）から成るコンピュータシステム１０のハードウ
ェア構成がサブシステム毎に模式的に示されている。本
発明を実現するＰＣの一例は、ＯＡＤＧ（PC Open Arch
itectureDeveloper's Group）仕様に準拠し、オペレー
ティングシステム（ＯＳ）として米マイクロソフト社
の”Ｗｉｎｄｏｗｓ９８又はＮＴ”又は米ＩＢＭ社の”
ＯＳ／２”を搭載したノートブック型のＰＣ１２（図２
参照）である。以下、コンピュータシステム１０の各部
について説明する。
施形態の一例を詳細に説明する。図１には、本発明を実
現するのに適した典型的なパーソナル・コンピュータ
（ＰＣ）から成るコンピュータシステム１０のハードウ
ェア構成がサブシステム毎に模式的に示されている。本
発明を実現するＰＣの一例は、ＯＡＤＧ（PC Open Arch
itectureDeveloper's Group）仕様に準拠し、オペレー
ティングシステム（ＯＳ）として米マイクロソフト社
の”Ｗｉｎｄｏｗｓ９８又はＮＴ”又は米ＩＢＭ社の”
ＯＳ／２”を搭載したノートブック型のＰＣ１２（図２
参照）である。以下、コンピュータシステム１０の各部
について説明する。
【００２３】コンピュータシステム１０全体の頭脳であ
るＣＰＵ１４は、ＯＳの制御下で、各種プログラムを実
行する。ＣＰＵ１４は、例えば米インテル社製のＣＰＵ
チップ”Ｐｅｎｔｉｕｍ”、”ＭＭＸテクノロジＰｅｎ
ｔｉｕｍ”、”Ｐｅｎｔｉｕｍ Ｐｒｏ”や、ＡＭＤ社
等の他社製のＣＰＵでも良いし、ＩＢＭ社製の”Ｐｏｗ
ｅｒＰＣ”でも良い。ＣＰＵ１４は、頻繁にアクセスす
るごく限られたコードやデータを一時格納することで、
メインメモリ１６への総アクセス時間を短縮するための
高速動作メモリであるＬ２（レベル２）−キャッシュを
含んで構成されている。Ｌ２−キャッシュは、一般にＳ
ＲＡＭ（スタティックＲＡＭ）チップで構成され、その
記憶容量は例えば５１２ｋＢ又はそれ以上である。
るＣＰＵ１４は、ＯＳの制御下で、各種プログラムを実
行する。ＣＰＵ１４は、例えば米インテル社製のＣＰＵ
チップ”Ｐｅｎｔｉｕｍ”、”ＭＭＸテクノロジＰｅｎ
ｔｉｕｍ”、”Ｐｅｎｔｉｕｍ Ｐｒｏ”や、ＡＭＤ社
等の他社製のＣＰＵでも良いし、ＩＢＭ社製の”Ｐｏｗ
ｅｒＰＣ”でも良い。ＣＰＵ１４は、頻繁にアクセスす
るごく限られたコードやデータを一時格納することで、
メインメモリ１６への総アクセス時間を短縮するための
高速動作メモリであるＬ２（レベル２）−キャッシュを
含んで構成されている。Ｌ２−キャッシュは、一般にＳ
ＲＡＭ（スタティックＲＡＭ）チップで構成され、その
記憶容量は例えば５１２ｋＢ又はそれ以上である。
【００２４】ＣＰＵ１４は、自身の外部ピンに直結され
たプロセッサ直結バスとしてのＦＳ（FrontSide）バス
１８、高速のＩ／Ｏ装置用バスとしてのＰＣＩ（Periph
eralComponent Interconnect）バス２０、及び低速のＩ
／Ｏ装置用バスとしてのＩＳＡ（Industry Standard Ar
chitecture）バス２２という３階層のバスを介して、後
述の各ハードウェア構成要素と相互接続されている。
たプロセッサ直結バスとしてのＦＳ（FrontSide）バス
１８、高速のＩ／Ｏ装置用バスとしてのＰＣＩ（Periph
eralComponent Interconnect）バス２０、及び低速のＩ
／Ｏ装置用バスとしてのＩＳＡ（Industry Standard Ar
chitecture）バス２２という３階層のバスを介して、後
述の各ハードウェア構成要素と相互接続されている。
【００２５】ＦＳＢ１８とＰＣＩバス２０は、一般にメ
モリ／ＰＣＩ制御チップと呼ばれるＣＰＵブリッジ（ホ
スト−ＰＣＩブリッジ）２４によって連絡されている。
本実施形態のＣＰＵブリッジ２４は、メインメモリ１６
へのアクセス動作を制御するためのメモリコントローラ
機能や、ＦＳＢ１８とＰＣＩバス２０の間のデータ転送
速度の差を吸収するためのデータバッファ等を含んだ構
成となっており、例えばインテル社製の４４０ＢＸ等を
用いることができる。
モリ／ＰＣＩ制御チップと呼ばれるＣＰＵブリッジ（ホ
スト−ＰＣＩブリッジ）２４によって連絡されている。
本実施形態のＣＰＵブリッジ２４は、メインメモリ１６
へのアクセス動作を制御するためのメモリコントローラ
機能や、ＦＳＢ１８とＰＣＩバス２０の間のデータ転送
速度の差を吸収するためのデータバッファ等を含んだ構
成となっており、例えばインテル社製の４４０ＢＸ等を
用いることができる。
【００２６】メインメモリ１６は、ＣＰＵ１４の実行プ
ログラムの読み込み領域として、或いは実行プログラム
の処理データを書き込む作業領域として利用される書き
込み可能メモリである。メインメモリ１６は、一般には
複数個のＤＲＡＭ（ダイナミックＲＡＭ）チップで構成
され、例えば３２ＭＢを標準装備し２５６ＭＢまで増設
可能である。近年では、更に高速化の要求に応えるべ
く、ＤＲＡＭは高速ページＤＲＡＭ、ＥＤＯ ＤＲＡ
Ｍ、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）、バーストＥ
ＤＯ ＤＲＡＭ、ＲＤＲＡＭ等へと変遷している。
ログラムの読み込み領域として、或いは実行プログラム
の処理データを書き込む作業領域として利用される書き
込み可能メモリである。メインメモリ１６は、一般には
複数個のＤＲＡＭ（ダイナミックＲＡＭ）チップで構成
され、例えば３２ＭＢを標準装備し２５６ＭＢまで増設
可能である。近年では、更に高速化の要求に応えるべ
く、ＤＲＡＭは高速ページＤＲＡＭ、ＥＤＯ ＤＲＡ
Ｍ、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）、バーストＥ
ＤＯ ＤＲＡＭ、ＲＤＲＡＭ等へと変遷している。
【００２７】なお、ここでいう実行プログラムには、Ｗ
ｉｎｄｏｗｓ９８等のＯＳ、周辺機器類をハードウェア
操作するための各種デバイスドライバ、特定業務に向け
られたアプリケーションプログラムや、フラッシュＲＯ
Ｍ７２に格納されたＢＩＯＳ等のファームウェアが含ま
れる。
ｉｎｄｏｗｓ９８等のＯＳ、周辺機器類をハードウェア
操作するための各種デバイスドライバ、特定業務に向け
られたアプリケーションプログラムや、フラッシュＲＯ
Ｍ７２に格納されたＢＩＯＳ等のファームウェアが含ま
れる。
【００２８】ＰＣＩバス２０は、比較的高速なデータ伝
送が可能なタイプのバス（例えばバス幅３２／６４ビッ
ト、最大動作周波数３３／６６／１００ＭＨZ、最大デ
ータ転送速度１３２／２６４ＭＢｐｓ）であり、カード
バスコントローラ３０のような比較的高速で駆動するＰ
ＣＩデバイス類がこれに接続される。なお、ＰＣＩアー
キテクチャは、米インテル社の提唱に端を発したもので
あり、いわゆるＰｎＰ（プラグ・アンド・プレイ）機能
を実現している。
送が可能なタイプのバス（例えばバス幅３２／６４ビッ
ト、最大動作周波数３３／６６／１００ＭＨZ、最大デ
ータ転送速度１３２／２６４ＭＢｐｓ）であり、カード
バスコントローラ３０のような比較的高速で駆動するＰ
ＣＩデバイス類がこれに接続される。なお、ＰＣＩアー
キテクチャは、米インテル社の提唱に端を発したもので
あり、いわゆるＰｎＰ（プラグ・アンド・プレイ）機能
を実現している。
【００２９】ビデオサブシステム２６は、ビデオに関連
する機能を実現するためのサブシステムであり、ＣＰＵ
１４からの描画命令を実際に処理し、処理した描画情報
をビデオメモリ（ＶＲＡＭ）に一旦書き込むと共に、Ｖ
ＲＡＭから描画情報を読み出して液晶ディスプレイ（Ｌ
ＣＤ）２８（図２参照）に描画データとして出力するビ
デオコントローラを含む。また、ビデオコントローラ
は、付設されたデジタル−アナログ変換器（ＤＡＣ）に
よってデジタルのビデオ信号をアナログのビデオ信号へ
変換することができる。アナログのビデオ信号は、信号
線を介してＣＲＴポート（図示省略）へ出力される。
する機能を実現するためのサブシステムであり、ＣＰＵ
１４からの描画命令を実際に処理し、処理した描画情報
をビデオメモリ（ＶＲＡＭ）に一旦書き込むと共に、Ｖ
ＲＡＭから描画情報を読み出して液晶ディスプレイ（Ｌ
ＣＤ）２８（図２参照）に描画データとして出力するビ
デオコントローラを含む。また、ビデオコントローラ
は、付設されたデジタル−アナログ変換器（ＤＡＣ）に
よってデジタルのビデオ信号をアナログのビデオ信号へ
変換することができる。アナログのビデオ信号は、信号
線を介してＣＲＴポート（図示省略）へ出力される。
【００３０】また、ＰＣＩバス２０にはカードバスコン
トローラ３０、オーディオサブシステム３２、ドッキン
グステーションインタフェース（Ｄｏｃｋ Ｉ／Ｆ）３
４及びミニＰＣＩスロット３６が各々接続されている。
カードバスコントローラ３０は、ＰＣＩバス２０のバス
シグナルをＰＣＩカードバススロット３８のインタフェ
ースコネクタ（カードバス）に直結させるための専用コ
ントローラである。カードバススロット３８には、例え
ばＰＣ１２本体の壁面に配設され、ＰＣＭＣＩＡ（Pers
onal Computer Memory Association）／ＪＥＩＤＡ（Ja
pan ElectronicIndustry Development Association）が
策定した仕様（例えば”PC Card Standard 95”）に準
拠したＰＣカード４０が装填される。
トローラ３０、オーディオサブシステム３２、ドッキン
グステーションインタフェース（Ｄｏｃｋ Ｉ／Ｆ）３
４及びミニＰＣＩスロット３６が各々接続されている。
カードバスコントローラ３０は、ＰＣＩバス２０のバス
シグナルをＰＣＩカードバススロット３８のインタフェ
ースコネクタ（カードバス）に直結させるための専用コ
ントローラである。カードバススロット３８には、例え
ばＰＣ１２本体の壁面に配設され、ＰＣＭＣＩＡ（Pers
onal Computer Memory Association）／ＪＥＩＤＡ（Ja
pan ElectronicIndustry Development Association）が
策定した仕様（例えば”PC Card Standard 95”）に準
拠したＰＣカード４０が装填される。
【００３１】Ｄｏｃｋ Ｉ／Ｆ３４は、ＰＣ１２とドッ
キングステーション（図示省略）を接続するためのハー
ドウェアであり、ＰＣ１２がドッキングステーションに
セットされると、ドッキングステーションの内部バスが
Ｄｏｃｋ Ｉ／Ｆ３４に接続され、ドッキングステーシ
ョンの内部バスに接続された各種のハードウェア構成要
素（例えば図４に示すドッキングステーション８２のネ
ットワークアダプタ８４）がＤｏｃｋ Ｉ／Ｆ３４を介
してＰＣＩバス２０に接続される。また、ミニＰＣＩス
ロット３６には、例えばコンピュータシステム１０をネ
ットワーク（例えばＬＡＮ）に接続するためのネットワ
ークアダプタ４２が接続される。
キングステーション（図示省略）を接続するためのハー
ドウェアであり、ＰＣ１２がドッキングステーションに
セットされると、ドッキングステーションの内部バスが
Ｄｏｃｋ Ｉ／Ｆ３４に接続され、ドッキングステーシ
ョンの内部バスに接続された各種のハードウェア構成要
素（例えば図４に示すドッキングステーション８２のネ
ットワークアダプタ８４）がＤｏｃｋ Ｉ／Ｆ３４を介
してＰＣＩバス２０に接続される。また、ミニＰＣＩス
ロット３６には、例えばコンピュータシステム１０をネ
ットワーク（例えばＬＡＮ）に接続するためのネットワ
ークアダプタ４２が接続される。
【００３２】本実施形態に係るネットワークアダプタ４
２，８４には、電源オフ状態のＰＣ１２の電源を、ネッ
トワークアダプタを介してＰＣ１２に接続されたＬＡＮ
の管理者が、ＬＡＮを介してリモートでオンするＷＯＬ
機能を実現するための回路が設けられている。ネットワ
ークアダプタ４２，８４の内部には、ＷＯＬ機能をイネ
ーブル／ディスエーブルにするためのＷＯＬ設定エリア
が設けられており、内部レジスタのＷＯＬ設定エリアに
ＷＯＬ機能をイネーブルにすることを表す情報を書き込
む（本発明の所定の処理に対応）ことにより、ＷＯＬ機
能を利用することが可能な状態となる。
２，８４には、電源オフ状態のＰＣ１２の電源を、ネッ
トワークアダプタを介してＰＣ１２に接続されたＬＡＮ
の管理者が、ＬＡＮを介してリモートでオンするＷＯＬ
機能を実現するための回路が設けられている。ネットワ
ークアダプタ４２，８４の内部には、ＷＯＬ機能をイネ
ーブル／ディスエーブルにするためのＷＯＬ設定エリア
が設けられており、内部レジスタのＷＯＬ設定エリアに
ＷＯＬ機能をイネーブルにすることを表す情報を書き込
む（本発明の所定の処理に対応）ことにより、ＷＯＬ機
能を利用することが可能な状態となる。
【００３３】ＰＣＩバス２０とＩＳＡバス２２はＩ／Ｏ
ブリッジ４４によって相互に接続されている。Ｉ／Ｏブ
リッジ４４は、ＰＣＩバス２０とＩＳＡバス２２とのブ
リッジ機能、ＤＭＡコントローラ機能、プログラマブル
割り込みコントローラ（ＰＩＣ）機能、及びプログラマ
ブル・インターバル・タイマ（ＰＩＴ）機能、ＩＤＥ
（Integrated Drive Electronics）インタフェース機
能、ＵＳＢ（Universal Serial Bus）機能、ＳＭＢ（Sy
stem Management Bus）インタフェース機能を備えてい
ると共に、リアルタイムクロック（ＲＴＣ）を内蔵して
おり、例えばインテル社製のＰＩＩＸ４というデバイス
（コアチップ）を用いることができる。
ブリッジ４４によって相互に接続されている。Ｉ／Ｏブ
リッジ４４は、ＰＣＩバス２０とＩＳＡバス２２とのブ
リッジ機能、ＤＭＡコントローラ機能、プログラマブル
割り込みコントローラ（ＰＩＣ）機能、及びプログラマ
ブル・インターバル・タイマ（ＰＩＴ）機能、ＩＤＥ
（Integrated Drive Electronics）インタフェース機
能、ＵＳＢ（Universal Serial Bus）機能、ＳＭＢ（Sy
stem Management Bus）インタフェース機能を備えてい
ると共に、リアルタイムクロック（ＲＴＣ）を内蔵して
おり、例えばインテル社製のＰＩＩＸ４というデバイス
（コアチップ）を用いることができる。
【００３４】なお、ＤＭＡコントローラ機能は、周辺機
器（たとえばＦＤＤ）とメインメモリ１６との間のデー
タ転送をＣＰＵ１４の介在なしに実行するための機能で
ある。またＰＩＣ機能は、周辺機器からの割り込み要求
（ＩＲＱ）に応答して所定のプログラム（割り込みハン
ドラ）を実行させる機能である。また、ＰＩＴ機能はタ
イマ信号を所定周期で発生させる機能であり、その発生
周期はプログラマブルである。
器（たとえばＦＤＤ）とメインメモリ１６との間のデー
タ転送をＣＰＵ１４の介在なしに実行するための機能で
ある。またＰＩＣ機能は、周辺機器からの割り込み要求
（ＩＲＱ）に応答して所定のプログラム（割り込みハン
ドラ）を実行させる機能である。また、ＰＩＴ機能はタ
イマ信号を所定周期で発生させる機能であり、その発生
周期はプログラマブルである。
【００３５】また、ＩＤＥインタフェース機能によって
実現されるＩＤＥインタフェースには、ＩＤＥハードデ
ィスクドライブ（ＨＤＤ）４０が接続される他、ＩＤＥ
ＣＤ−ＲＯＭドライブ４８がＡＴＡＰＩ（AT Attachm
ent Packet Interface）接続される。また、ＩＤＥ Ｃ
Ｄ−ＲＯＭドライブ４８の代わりに、ＤＶＤ（Digital
Video Disc又はDigital Versatile Disc）ドライブのよ
うな他のタイプのＩＤＥ装置が接続されていても良い。
ＨＤＤ４６やＣＤ−ＲＯＭドライブ４８等の外部記憶装
置は、例えばＰＣ１２本体内の「メディアベイ」又は
「デバイスベイ」と呼ばれる収納場所に格納される。こ
れら標準装備された外部記憶装置は、ＦＤＤやバッテリ
パックのような他の機器類と交換可能かつ排他的に取り
付けられる場合もある。
実現されるＩＤＥインタフェースには、ＩＤＥハードデ
ィスクドライブ（ＨＤＤ）４０が接続される他、ＩＤＥ
ＣＤ−ＲＯＭドライブ４８がＡＴＡＰＩ（AT Attachm
ent Packet Interface）接続される。また、ＩＤＥ Ｃ
Ｄ−ＲＯＭドライブ４８の代わりに、ＤＶＤ（Digital
Video Disc又はDigital Versatile Disc）ドライブのよ
うな他のタイプのＩＤＥ装置が接続されていても良い。
ＨＤＤ４６やＣＤ−ＲＯＭドライブ４８等の外部記憶装
置は、例えばＰＣ１２本体内の「メディアベイ」又は
「デバイスベイ」と呼ばれる収納場所に格納される。こ
れら標準装備された外部記憶装置は、ＦＤＤやバッテリ
パックのような他の機器類と交換可能かつ排他的に取り
付けられる場合もある。
【００３６】また、Ｉ／Ｏブリッジ４４にはＵＳＢポー
トが設けられており、このＵＳＢポートは、例えばＰＣ
１２本体の壁面等に設けられたＵＳＢコネクタ５０と接
続されている。ＵＳＢは、電源投入のまま新しい周辺機
器（ＵＳＢデバイス）を抜き差しする機能（ホット・プ
ラギング機能）や、新たに接続された周辺機器を自動認
識しシステムコンフィギュレーションを再設定する機能
（プラグアンドプレイ）機能）をサポートしている。１
つのＵＳＢポートに対して、最大６３個のＵＳＢデバイ
スをディジーチェーン接続することができる。ＵＳＢデ
バイスの例は、キーボード、マウス、ジョイスティッ
ク、スキャナ、プリンタ、モデム、ディスプレイモニ
タ、タブレットなど様々である。
トが設けられており、このＵＳＢポートは、例えばＰＣ
１２本体の壁面等に設けられたＵＳＢコネクタ５０と接
続されている。ＵＳＢは、電源投入のまま新しい周辺機
器（ＵＳＢデバイス）を抜き差しする機能（ホット・プ
ラギング機能）や、新たに接続された周辺機器を自動認
識しシステムコンフィギュレーションを再設定する機能
（プラグアンドプレイ）機能）をサポートしている。１
つのＵＳＢポートに対して、最大６３個のＵＳＢデバイ
スをディジーチェーン接続することができる。ＵＳＢデ
バイスの例は、キーボード、マウス、ジョイスティッ
ク、スキャナ、プリンタ、モデム、ディスプレイモニ
タ、タブレットなど様々である。
【００３７】更に、Ｉ／Ｏブリッジ４４にはＳＭバスを
介してＥＥＰＲＯＭ９４が接続されている。ＥＥＰＲＯ
Ｍ９４はユーザによって登録されたパスワードやスーパ
ーバイザーパスワード、製品シリアル番号等の情報を保
持するためのメモリであり、不揮発性で記憶内容を電気
的に書き替え可能とされている。
介してＥＥＰＲＯＭ９４が接続されている。ＥＥＰＲＯ
Ｍ９４はユーザによって登録されたパスワードやスーパ
ーバイザーパスワード、製品シリアル番号等の情報を保
持するためのメモリであり、不揮発性で記憶内容を電気
的に書き替え可能とされている。
【００３８】また、Ｉ／Ｏブリッジ４４はシャットダウ
ンリセットロジック５２を介して電源回路５４（本発明
に係る電源部に対応）に接続されている。図３に示すよ
うに、電源回路５４はＡＣ／ＤＣコンバータ６２、バッ
テリ６４を充電するための充電器、及びコンピュータシ
ステム１０で使用される５Ｖ，３．３Ｖ等の直流定電圧
を生成するＤＣ／ＤＣコンバータ６６等の回路を備えて
いる。一方、Ｉ／Ｏブリッジ４４を構成するコアチップ
の内部には、コンピュータシステム１０の電源状態を管
理するための内部レジスタPM CTL REGと、内部レジスタ
PM CTL REGの操作を含むコンピュータシステム１０の電
源状態の管理を行うロジック（ステートマシーン）が設
けられている（以下、この内部レジスタ及びロジックを
電源管理部６８と総称する）。
ンリセットロジック５２を介して電源回路５４（本発明
に係る電源部に対応）に接続されている。図３に示すよ
うに、電源回路５４はＡＣ／ＤＣコンバータ６２、バッ
テリ６４を充電するための充電器、及びコンピュータシ
ステム１０で使用される５Ｖ，３．３Ｖ等の直流定電圧
を生成するＤＣ／ＤＣコンバータ６６等の回路を備えて
いる。一方、Ｉ／Ｏブリッジ４４を構成するコアチップ
の内部には、コンピュータシステム１０の電源状態を管
理するための内部レジスタPM CTL REGと、内部レジスタ
PM CTL REGの操作を含むコンピュータシステム１０の電
源状態の管理を行うロジック（ステートマシーン）が設
けられている（以下、この内部レジスタ及びロジックを
電源管理部６８と総称する）。
【００３９】電源管理部６８と電源回路５４はシャット
ダウンリセットロジック５２を介して各種の信号を送受
し、この信号の送受により、電源管理部６８は電源回路
５４からコンピュータシステム１０への実際の給電状態
を認識し、電源回路５４は電源管理部６８からの指示に
応じてコンピュータシステム１０への電力供給を制御す
る。
ダウンリセットロジック５２を介して各種の信号を送受
し、この信号の送受により、電源管理部６８は電源回路
５４からコンピュータシステム１０への実際の給電状態
を認識し、電源回路５４は電源管理部６８からの指示に
応じてコンピュータシステム１０への電力供給を制御す
る。
【００４０】シャットダウンリセットロジック５２は本
発明の制御手段に対応しており、パワーオフシグナルゲ
ートロジック５６、パワーグッドシグナルコントロール
ロジック５８、パワースイッチシグナルコントロールロ
ジック６０の各ハードウェア構成要素によって構成され
ている。シャットダウンリセットロジック５２は、ＧＰ
ＩＯ８８を介してＢＩＯＳにより作動がイネーブル／デ
ィスエーブルされ、ディスエーブルのときには電源管理
部６８と電源回路５４との間で送受される信号をそのま
ま伝達する。なおイネーブルのときのシャットダウンリ
セットロジック５２の各ロジックの動作については後述
する。
発明の制御手段に対応しており、パワーオフシグナルゲ
ートロジック５６、パワーグッドシグナルコントロール
ロジック５８、パワースイッチシグナルコントロールロ
ジック６０の各ハードウェア構成要素によって構成され
ている。シャットダウンリセットロジック５２は、ＧＰ
ＩＯ８８を介してＢＩＯＳにより作動がイネーブル／デ
ィスエーブルされ、ディスエーブルのときには電源管理
部６８と電源回路５４との間で送受される信号をそのま
ま伝達する。なおイネーブルのときのシャットダウンリ
セットロジック５２の各ロジックの動作については後述
する。
【００４１】ＩＳＡバス２２はＰＣＩバス２０よりもデ
ータ転送速度が低いバスであり（例えばバス幅１６ビッ
ト、最大データ転送速度４ＭＢｐｓ）、Ｓｕｐｅｒ Ｉ
／Ｏコントローラ７０、ＥＥＰＲＯＭ等から成るフラッ
シュＲＯＭ７２、ＣＭＯＳ７４、ゲートアレイロジック
７６に加え、キーボード／マウスコントローラのような
比較的低速で動作する周辺機器類（何れも図示省略）を
接続するのに用いられる。
ータ転送速度が低いバスであり（例えばバス幅１６ビッ
ト、最大データ転送速度４ＭＢｐｓ）、Ｓｕｐｅｒ Ｉ
／Ｏコントローラ７０、ＥＥＰＲＯＭ等から成るフラッ
シュＲＯＭ７２、ＣＭＯＳ７４、ゲートアレイロジック
７６に加え、キーボード／マウスコントローラのような
比較的低速で動作する周辺機器類（何れも図示省略）を
接続するのに用いられる。
【００４２】Ｓｕｐｅｒ Ｉ／Ｏコントローラ７０には
Ｉ／Ｏポート７８が接続されている。Ｓｕｐｅｒ Ｉ／
Ｏコントローラ７０は、フロッピーディスクドライブ
（ＦＤＤ）の駆動、パラレルポートを介したパラレルデ
ータの入出力（ＰＩＯ）、シリアル・ポートを介したシ
リアル・データの入出力（ＳＩＯ）を制御する。
Ｉ／Ｏポート７８が接続されている。Ｓｕｐｅｒ Ｉ／
Ｏコントローラ７０は、フロッピーディスクドライブ
（ＦＤＤ）の駆動、パラレルポートを介したパラレルデ
ータの入出力（ＰＩＯ）、シリアル・ポートを介したシ
リアル・データの入出力（ＳＩＯ）を制御する。
【００４３】フラッシュＲＯＭ７２は、ＢＩＯＳ等のプ
ログラムを保持するためのメモリであり、不揮発性で記
憶内容を電気的に書き替え可能とされている。また、Ｃ
ＭＯＳ７４は揮発性の半導体メモリがバックアップ電源
に接続されて構成されており、不揮発性でかつ高速の記
憶手段として機能する。ＣＭＯＳ７４の記憶領域には、
ＷＯＬ機能を利用するか否かを表すフラグを保持するた
めのＷＯＬ機能ビット、及びシャットダウンリセット
（詳細は後述）を行ったか否かを表すフラグを保持する
ためのシャットダウンリセットビットが設けられてお
り、上記のフラグや他の種々の情報が記憶される。
ログラムを保持するためのメモリであり、不揮発性で記
憶内容を電気的に書き替え可能とされている。また、Ｃ
ＭＯＳ７４は揮発性の半導体メモリがバックアップ電源
に接続されて構成されており、不揮発性でかつ高速の記
憶手段として機能する。ＣＭＯＳ７４の記憶領域には、
ＷＯＬ機能を利用するか否かを表すフラグを保持するた
めのＷＯＬ機能ビット、及びシャットダウンリセット
（詳細は後述）を行ったか否かを表すフラグを保持する
ためのシャットダウンリセットビットが設けられてお
り、上記のフラグや他の種々の情報が記憶される。
【００４４】ゲートアレイロジック７６は前述のＷＯＬ
機能を実現するためのロジックであり、このゲートアレ
イロジック７６に接続されたエンベデッドコントローラ
８０は、図示しないキーボードのコンロールを行うと共
に、ゲートアレイロジック７６と協働して電源管理機能
の一部を担う。
機能を実現するためのロジックであり、このゲートアレ
イロジック７６に接続されたエンベデッドコントローラ
８０は、図示しないキーボードのコンロールを行うと共
に、ゲートアレイロジック７６と協働して電源管理機能
の一部を担う。
【００４５】なお、コンピュータシステム１０を構成す
るためには、図１に示した以外にも多くの電気回路が必
要である。但し、これらは当業者には周知であり、ま
た、本発明の要旨を構成するものではないので、本明細
書中では説明を省略する。また、図面の錯綜を回避する
ため、図中の各ハードウェアブロック間の接続も一部し
か図示していないことを付記しておく。
るためには、図１に示した以外にも多くの電気回路が必
要である。但し、これらは当業者には周知であり、ま
た、本発明の要旨を構成するものではないので、本明細
書中では説明を省略する。また、図面の錯綜を回避する
ため、図中の各ハードウェアブロック間の接続も一部し
か図示していないことを付記しておく。
【００４６】次に本実施形態の作用を説明する。本実施
形態に係るコンピュータシステム１０はＡＣＰＩの規格
に準拠したＰＣであり、次の表１に示すように、電源状
態として複数の電源状態（Ｓ０〜Ｓ５，Ｇ３）が定義さ
れている。
形態に係るコンピュータシステム１０はＡＣＰＩの規格
に準拠したＰＣであり、次の表１に示すように、電源状
態として複数の電源状態（Ｓ０〜Ｓ５，Ｇ３）が定義さ
れている。
【００４７】
【表１】
【００４８】なお、表１における「ＡＰＭ」は、Ｓ０〜
Ｓ５，Ｇ３の各電源状態と、ＡＰＭ（Advanced Power M
anagement）規格で規定されている各電源状態との対応
を表している。
Ｓ５，Ｇ３の各電源状態と、ＡＰＭ（Advanced Power M
anagement）規格で規定されている各電源状態との対応
を表している。
【００４９】本実施形態に係るコンピュータシステム１
０では、電源状態Ｓ１，Ｓ２，Ｓ３から電源状態Ｓ０へ
の復帰は、ＰＣＩバス２０の一部である信号線-PME(Pow
er Management Event)と、この信号線-PMEに接続された
エンベデッドコントローラ８０によって実現される。す
なわち、図４に示すように信号線-PMEには、カードバス
コントローラ３０、オーディオサブシステム３２、及び
ネットワークアダプタ４２が各々接続されており、更に
ＰＣ１２がドッキングステーション８２にセットされた
状態では、ドッキングステーション８２の内部バスに接
続されたネットワークアダプタ８４も接続される。
０では、電源状態Ｓ１，Ｓ２，Ｓ３から電源状態Ｓ０へ
の復帰は、ＰＣＩバス２０の一部である信号線-PME(Pow
er Management Event)と、この信号線-PMEに接続された
エンベデッドコントローラ８０によって実現される。す
なわち、図４に示すように信号線-PMEには、カードバス
コントローラ３０、オーディオサブシステム３２、及び
ネットワークアダプタ４２が各々接続されており、更に
ＰＣ１２がドッキングステーション８２にセットされた
状態では、ドッキングステーション８２の内部バスに接
続されたネットワークアダプタ８４も接続される。
【００５０】エンベデッドコントローラ８０及びゲート
アレイロジック７６は、電源回路５４がＡＣ電源に接続
されている状態では、何れの電源状態のときにも常に電
力が供給され、信号線-PMEはハイレベル（インアクティ
ブ）に維持される。信号線-PMEに接続された各ハードウ
ェア構成要素は、コンピュータシステム１０の電源状態
をＳ０へ復帰させるべき所定のイベントの発生を検知す
ると、信号線-PMEをローレベル（アクティブ）にする。
エンベデッドコントローラ８０はコアチップ（Ｉ／Ｏブ
リッジ４４）の電源管理部６８に接続されており、信号
線-PMEがアクティブになったことを検知すると、電源状
態をＳ０へ復帰させるべき所定のイベントが発生したこ
とを電源管理部６８に通知する。この通知を受けて、電
源管理部６８はコンピュータシステム１０の電源状態を
Ｓ０に復帰させるための所定の処理（例えば電源回路５
４に対する指示信号の出力等）を行う。
アレイロジック７６は、電源回路５４がＡＣ電源に接続
されている状態では、何れの電源状態のときにも常に電
力が供給され、信号線-PMEはハイレベル（インアクティ
ブ）に維持される。信号線-PMEに接続された各ハードウ
ェア構成要素は、コンピュータシステム１０の電源状態
をＳ０へ復帰させるべき所定のイベントの発生を検知す
ると、信号線-PMEをローレベル（アクティブ）にする。
エンベデッドコントローラ８０はコアチップ（Ｉ／Ｏブ
リッジ４４）の電源管理部６８に接続されており、信号
線-PMEがアクティブになったことを検知すると、電源状
態をＳ０へ復帰させるべき所定のイベントが発生したこ
とを電源管理部６８に通知する。この通知を受けて、電
源管理部６８はコンピュータシステム１０の電源状態を
Ｓ０に復帰させるための所定の処理（例えば電源回路５
４に対する指示信号の出力等）を行う。
【００５１】また、電源管理部６８及び電源回路５４に
は、電源スイッチがオンされることで発生する信号-PWR
ON01が入力されるように信号線が接続されており、電源
状態Ｓ４，Ｓ５，Ｇ３から電源状態Ｓ０への復帰は、電
源管理部６８及び電源回路５４に信号-PWRON01が入力さ
れることによって実現される。なお、電源状態Ｓ４につ
いては、コアチップ（Ｉ／Ｏブリッジ４４）が内蔵して
いるリアルタイムクロックに設定されたタイマをトリガ
として復帰することも可能とされている。
は、電源スイッチがオンされることで発生する信号-PWR
ON01が入力されるように信号線が接続されており、電源
状態Ｓ４，Ｓ５，Ｇ３から電源状態Ｓ０への復帰は、電
源管理部６８及び電源回路５４に信号-PWRON01が入力さ
れることによって実現される。なお、電源状態Ｓ４につ
いては、コアチップ（Ｉ／Ｏブリッジ４４）が内蔵して
いるリアルタイムクロックに設定されたタイマをトリガ
として復帰することも可能とされている。
【００５２】また、本実施形態に係るゲートアレイロジ
ック７６は、電源状態Ｓ４又はＳ５又はＧ３にあるコン
ピュータシステム１０に対し、ＬＡＮ及びネットワーク
アダプタ４２又は８４を経由して外部から電源状態Ｓ０
へ復帰させるＷＯＬ機能を実現するために設けられてい
る。
ック７６は、電源状態Ｓ４又はＳ５又はＧ３にあるコン
ピュータシステム１０に対し、ＬＡＮ及びネットワーク
アダプタ４２又は８４を経由して外部から電源状態Ｓ０
へ復帰させるＷＯＬ機能を実現するために設けられてい
る。
【００５３】すなわち、ゲートアレイロジック７６の入
力端は信号線-PMEに接続されており、ゲートアレイロジ
ック７６の出力端はＯＲ回路８６を介して信号-PWRON01
の信号線に接続されている。ネットワークアダプタ４
２，８４は、ＷＯＬ機能がイネーブルとなっている状態
で、ＷＯＬの実行がネットワーク経由で指示されると信
号線-PMEをアクティブにするが、このときゲートアレイ
ロジック７６がイネーブルになっていれば、信号線-PME
がアクティブになったことがゲートアレイロジック７６
によって検知され、電源スイッチがオンされた場合と同
様に、信号-PWRON02がＯＲ回路８６を経由して電源管理
部６８及び電源回路５４に入力される。これにより、電
源スイッチがオンされた場合と同様に電源管理部６８及
び電源回路５４が動作し、電源状態Ｓ４又はＳ５又はＧ
３にあったコンピュータシステム１０は電源状態Ｓ０に
復帰される。
力端は信号線-PMEに接続されており、ゲートアレイロジ
ック７６の出力端はＯＲ回路８６を介して信号-PWRON01
の信号線に接続されている。ネットワークアダプタ４
２，８４は、ＷＯＬ機能がイネーブルとなっている状態
で、ＷＯＬの実行がネットワーク経由で指示されると信
号線-PMEをアクティブにするが、このときゲートアレイ
ロジック７６がイネーブルになっていれば、信号線-PME
がアクティブになったことがゲートアレイロジック７６
によって検知され、電源スイッチがオンされた場合と同
様に、信号-PWRON02がＯＲ回路８６を経由して電源管理
部６８及び電源回路５４に入力される。これにより、電
源スイッチがオンされた場合と同様に電源管理部６８及
び電源回路５４が動作し、電源状態Ｓ４又はＳ５又はＧ
３にあったコンピュータシステム１０は電源状態Ｓ０に
復帰される。
【００５４】ところで、表１からも明らかなように、Ａ
ＣＰＭの規格では電源状態Ｓ５，Ｇ３から電源状態Ｓ０
への復帰は「電源スイッチのオンのみ」とされている。
このため、ＡＣＰＭの規格に準拠したＯＳは、電源状態
Ｓ５又はＧ３への移行時に、電源状態Ｓ５又はＧ３から
電源状態Ｓ０への復帰するための条件として、電源スイ
ッチのオン以外のイベント発生を無視するための処理を
行うが、この処理には、ネットワークアダプタ４２，８
４内部のＷＯＬ設定エリアに、ＷＯＬ機能をディスエー
ブルにする情報を書き込む処理が含まれている。
ＣＰＭの規格では電源状態Ｓ５，Ｇ３から電源状態Ｓ０
への復帰は「電源スイッチのオンのみ」とされている。
このため、ＡＣＰＭの規格に準拠したＯＳは、電源状態
Ｓ５又はＧ３への移行時に、電源状態Ｓ５又はＧ３から
電源状態Ｓ０への復帰するための条件として、電源スイ
ッチのオン以外のイベント発生を無視するための処理を
行うが、この処理には、ネットワークアダプタ４２，８
４内部のＷＯＬ設定エリアに、ＷＯＬ機能をディスエー
ブルにする情報を書き込む処理が含まれている。
【００５５】そして、上記処理はＯＳがコンピュータシ
ステム１０への電力供給の停止（電源オフ）を指示する
直前に行われ、前記処理が行われた後はＢＩＯＳが起動
されることなく電源がオフされるので、ＯＳによってＷ
ＯＬ設定エリアに一旦書き込まれた情報を、ＷＯＬ機能
がイネーブルになるようにＢＩＯＳが書き替えることは
困難である。このため、本実施形態に係るＢＩＯＳは、
シャットダウンリセットロジック５２と協働して、電源
状態Ｓ５又はＧ３へ移行する直前にハードウェアリセッ
トを発生させ、ＷＯＬ設定エリアに一旦書き込まれた情
報の書き替えを行う。
ステム１０への電力供給の停止（電源オフ）を指示する
直前に行われ、前記処理が行われた後はＢＩＯＳが起動
されることなく電源がオフされるので、ＯＳによってＷ
ＯＬ設定エリアに一旦書き込まれた情報を、ＷＯＬ機能
がイネーブルになるようにＢＩＯＳが書き替えることは
困難である。このため、本実施形態に係るＢＩＯＳは、
シャットダウンリセットロジック５２と協働して、電源
状態Ｓ５又はＧ３へ移行する直前にハードウェアリセッ
トを発生させ、ＷＯＬ設定エリアに一旦書き込まれた情
報の書き替えを行う。
【００５６】以下、電源状態Ｓ０（稼動状態）から電源
状態Ｓ５又はＧ３へ移行すべきイベント（例えば電源ス
イッチがオフされた、或いはキーボードやマウスが操作
されることでソフトウェア上で電源オフが指示された
等）の発生が検知された際に、ＯＳや本実施形態に係る
ＢＩＯＳ等のプログラムがＣＰＵ１４によって実行され
ると共にシャットダウンリセットロジック５２が作動す
ることで実現される電源オフ処理について、図５のフロ
ーチャートを参照して説明する。
状態Ｓ５又はＧ３へ移行すべきイベント（例えば電源ス
イッチがオフされた、或いはキーボードやマウスが操作
されることでソフトウェア上で電源オフが指示された
等）の発生が検知された際に、ＯＳや本実施形態に係る
ＢＩＯＳ等のプログラムがＣＰＵ１４によって実行され
ると共にシャットダウンリセットロジック５２が作動す
ることで実現される電源オフ処理について、図５のフロ
ーチャートを参照して説明する。
【００５７】なお、図５のフローチャートでは、シャッ
トダウンリセットロジック５２等のハードウェアによる
処理、ＣＰＵ１４がＡＭＬを実行することによる処理、
ＣＰＵ１４がＰＭ ＢＩＯＳ（Power Management BIOS）
を実行することによる処理、及び、ＣＰＵ１４がＰＯＳ
Ｔを実行することによる処理を、ＣＰＵ１４がＯＳ等の
他のプログラムを実行することによる処理と区別して示
している。
トダウンリセットロジック５２等のハードウェアによる
処理、ＣＰＵ１４がＡＭＬを実行することによる処理、
ＣＰＵ１４がＰＭ ＢＩＯＳ（Power Management BIOS）
を実行することによる処理、及び、ＣＰＵ１４がＰＯＳ
Ｔを実行することによる処理を、ＣＰＵ１４がＯＳ等の
他のプログラムを実行することによる処理と区別して示
している。
【００５８】ＡＭＬ，ＰＭ ＢＩＯＳ，ＰＯＳＴは何れ
もＢＩＯＳと総称されるプログラム（コード）の一部で
あり、ＡＭＬは、ＯＳが種々の状況でシステム特有の処
理としてどのような処理を行うのかを、種々の状況の各
々を単位（メソッド(Method)と称される）としてＡＳＬ
を用いて記述されたコードであり、ＰＭ ＢＩＯＳはＳ
ＭＩ（System Management Interrupt）と呼ばれる割り
込みによって起動されるプログラム、ＰＯＳＴはコンピ
ュータシステム１０の電源がオンされたりハードウェア
リセットが発生したときに起動されるプログラムであ
る。
もＢＩＯＳと総称されるプログラム（コード）の一部で
あり、ＡＭＬは、ＯＳが種々の状況でシステム特有の処
理としてどのような処理を行うのかを、種々の状況の各
々を単位（メソッド(Method)と称される）としてＡＳＬ
を用いて記述されたコードであり、ＰＭ ＢＩＯＳはＳ
ＭＩ（System Management Interrupt）と呼ばれる割り
込みによって起動されるプログラム、ＰＯＳＴはコンピ
ュータシステム１０の電源がオンされたりハードウェア
リセットが発生したときに起動されるプログラムであ
る。
【００５９】電源状態Ｓ０から電源状態Ｓ５又はＧ３へ
移行すべきイベントの発生が検知されると、まずステッ
プ２００において、ＯＳにより（詳しくはＯＳのプログ
ラムを実行するＣＰＵ１４により）、コンピュータシス
テム１０をシャットダウンさせるための事前処理（ＯＳ
がコンピュータの電源をオフするための処理：本実施形
態では便宜的に第１の処理と第２の処理に分けて説明す
る）が行われる。第１の処理が終了するとＯＳによって
ＡＭＬが呼び出される。電源状態Ｓ０から他の電源状態
へ移行する際には、ＡＭＬのうちＰＴＳ（Prepare To S
leep）と称されるメソッドが、移行すべき電源状態を表
すパラメータを伴って呼び出される。
移行すべきイベントの発生が検知されると、まずステッ
プ２００において、ＯＳにより（詳しくはＯＳのプログ
ラムを実行するＣＰＵ１４により）、コンピュータシス
テム１０をシャットダウンさせるための事前処理（ＯＳ
がコンピュータの電源をオフするための処理：本実施形
態では便宜的に第１の処理と第２の処理に分けて説明す
る）が行われる。第１の処理が終了するとＯＳによって
ＡＭＬが呼び出される。電源状態Ｓ０から他の電源状態
へ移行する際には、ＡＭＬのうちＰＴＳ（Prepare To S
leep）と称されるメソッドが、移行すべき電源状態を表
すパラメータを伴って呼び出される。
【００６０】ＡＭＬは、詳しくはＡＳＬを用いて記述さ
れたソースコードを専用のコンパイラによって中間コー
ド化したもので、圧縮された状態でフラッシュＲＯＭ７
２（又は通常のＲＯＭ）に記憶されており、呼び出され
ることでＯＳが読むためのコードとしてメモリ上に展開
され、展開されたコードをＯＳが読んで実行していくイ
ンタプリタ的な動作をすることで、ＡＭＬ（この場合は
メソッドＰＴＳ）として記述された処理が行われる。
れたソースコードを専用のコンパイラによって中間コー
ド化したもので、圧縮された状態でフラッシュＲＯＭ７
２（又は通常のＲＯＭ）に記憶されており、呼び出され
ることでＯＳが読むためのコードとしてメモリ上に展開
され、展開されたコードをＯＳが読んで実行していくイ
ンタプリタ的な動作をすることで、ＡＭＬ（この場合は
メソッドＰＴＳ）として記述された処理が行われる。
【００６１】本実施形態では、ＯＳによりコンピュータ
システム１０をシャットダウンさせるための所定の処理
が行われる際にＣＭＯＳ７４へのアクセスを行うが（詳
細は後述）、ＡＭＬではハードウェアの操作に制約があ
りＣＭＯＳ７４へアクセスすることも困難である。この
ため、本実施形態ではＡＭＬのメソッドＰＴＳにおいて
ＳＭＩ（割り込み）を発生させ、ハードウェアの操作に
対する制約が少ないＢＩＯＳの他のプログラム（具体的
にはＰＭ ＢＩＯＳ）が起動されるようにメソッドＰＴ
Ｓを構成しており、次のステップ２０２ではＡＭＬのメ
ソッドＰＴＳによってＰＭ ＢＩＯＳが起動され、ＣＰ
Ｕ１４によってＰＭ ＢＩＯＳのプログラムが実行され
ることでステップ２０４〜２１０の処理が実現される。
システム１０をシャットダウンさせるための所定の処理
が行われる際にＣＭＯＳ７４へのアクセスを行うが（詳
細は後述）、ＡＭＬではハードウェアの操作に制約があ
りＣＭＯＳ７４へアクセスすることも困難である。この
ため、本実施形態ではＡＭＬのメソッドＰＴＳにおいて
ＳＭＩ（割り込み）を発生させ、ハードウェアの操作に
対する制約が少ないＢＩＯＳの他のプログラム（具体的
にはＰＭ ＢＩＯＳ）が起動されるようにメソッドＰＴ
Ｓを構成しており、次のステップ２０２ではＡＭＬのメ
ソッドＰＴＳによってＰＭ ＢＩＯＳが起動され、ＣＰ
Ｕ１４によってＰＭ ＢＩＯＳのプログラムが実行され
ることでステップ２０４〜２１０の処理が実現される。
【００６２】ステップ２０４ではＣＭＯＳ７４のＷＯＬ
機能ビットに保持されているフラグの値をチェックし、
次のステップ２０６では前記フラグの値に基づいて、ネ
ットワークアダプタ４２（又はネットワークアダプタ８
４）のＷＯＬ機能をイネーブルにする処理を実行するか
否か判定する。
機能ビットに保持されているフラグの値をチェックし、
次のステップ２０６では前記フラグの値に基づいて、ネ
ットワークアダプタ４２（又はネットワークアダプタ８
４）のＷＯＬ機能をイネーブルにする処理を実行するか
否か判定する。
【００６３】ＣＭＯＳ７４のＷＯＬ機能ビットに設定さ
れているフラグがＷＯＬ機能を利用することを表す値で
あった場合には、ＷＯＬ機能を利用するための処理（シ
ャットダウンリセット（後述）を含む）の実行が指示さ
れていると判断できる。このため、上記の場合にはステ
ップ２０６の判定が肯定され、シャットダウンリセット
を行うための処理として、ステップ２０８でＧＰＩＯ８
８を介してシャットダウンリセットロジック５２をイネ
ーブルにし（このステップ２０８は本発明に係る制御手
段を作動させることに対応している）、次のステップ２
１０において、ＣＭＯＳ７４のシャットダウンリセット
ビットに保持されているフラグの値を、シャットダウン
リセットを行ったことを表す値に変更しておく（このス
テップ２１０は本発明に係る不揮発性の記憶手段に所定
の情報を記憶させることに対応している）。
れているフラグがＷＯＬ機能を利用することを表す値で
あった場合には、ＷＯＬ機能を利用するための処理（シ
ャットダウンリセット（後述）を含む）の実行が指示さ
れていると判断できる。このため、上記の場合にはステ
ップ２０６の判定が肯定され、シャットダウンリセット
を行うための処理として、ステップ２０８でＧＰＩＯ８
８を介してシャットダウンリセットロジック５２をイネ
ーブルにし（このステップ２０８は本発明に係る制御手
段を作動させることに対応している）、次のステップ２
１０において、ＣＭＯＳ７４のシャットダウンリセット
ビットに保持されているフラグの値を、シャットダウン
リセットを行ったことを表す値に変更しておく（このス
テップ２１０は本発明に係る不揮発性の記憶手段に所定
の情報を記憶させることに対応している）。
【００６４】なお、ＣＭＯＳ７４のＷＯＬ機能ビットに
設定されているフラグがＷＯＬ機能を利用しないことを
表す値であった場合にはステップ２０６の判定が否定さ
れ、ステップ２０８，２１０の処理は行われず、シャッ
トダウンリセットロジック５２がディスエーブルのまま
維持されることでシャットダウンリセットは行われな
い。
設定されているフラグがＷＯＬ機能を利用しないことを
表す値であった場合にはステップ２０６の判定が否定さ
れ、ステップ２０８，２１０の処理は行われず、シャッ
トダウンリセットロジック５２がディスエーブルのまま
維持されることでシャットダウンリセットは行われな
い。
【００６５】上記の処理が行われると制御がＯＳに戻
り、次のステップ２１２において、コンピュータシステ
ム１０をシャットダウンさせるための事前処理（第２の
処理）がＯＳによって行われる。電源状態Ｓ０から電源
状態Ｓ５又はＧ３へ移行する場合、このステップ２１２
において、ネットワークアダプタ４２，８４内部のＷＯ
Ｌ設定エリアにＷＯＬ機能をディスエーブルにする情報
を書き込む処理も行われる。
り、次のステップ２１２において、コンピュータシステ
ム１０をシャットダウンさせるための事前処理（第２の
処理）がＯＳによって行われる。電源状態Ｓ０から電源
状態Ｓ５又はＧ３へ移行する場合、このステップ２１２
において、ネットワークアダプタ４２，８４内部のＷＯ
Ｌ設定エリアにＷＯＬ機能をディスエーブルにする情報
を書き込む処理も行われる。
【００６６】コンピュータシステム１０をシャットダウ
ンさせるための事前処理が全て完了すると、次のステッ
プ２１４において、ＯＳによるシャットダウン処理が行
われる。このシャットダウン処理は、電源管理部６８の
内部レジスタPM CTL REGの特定の番地に特定の情報を書
き込むことによって成される。
ンさせるための事前処理が全て完了すると、次のステッ
プ２１４において、ＯＳによるシャットダウン処理が行
われる。このシャットダウン処理は、電源管理部６８の
内部レジスタPM CTL REGの特定の番地に特定の情報を書
き込むことによって成される。
【００６７】これにより、電源管理部６８は、コンピュ
ータシステム１０のシャットダウンが指示されたことを
検知し、電源回路５４へ出力する信号-SUSC（コンピュ
ータシステム１０が電源オフ状態であることを表す信号
（電源オフ指令に相当）、図３参照）及び信号-SUSB
（コンピュータシステム１０がサスペンド（Suspnd）状
態又は電源オフ状態であることを表す信号、図３参照）
を共にアクティブ（ローレベル）にする。
ータシステム１０のシャットダウンが指示されたことを
検知し、電源回路５４へ出力する信号-SUSC（コンピュ
ータシステム１０が電源オフ状態であることを表す信号
（電源オフ指令に相当）、図３参照）及び信号-SUSB
（コンピュータシステム１０がサスペンド（Suspnd）状
態又は電源オフ状態であることを表す信号、図３参照）
を共にアクティブ（ローレベル）にする。
【００６８】上記の信号が出力されることによるハード
ウェアの動作は、シャットダウンリセットロジック５２
がイネーブルかディスエーブルかによって相違する。シ
ャットダウンリセットロジック５２がディスエーブルの
場合には、通常のシャットダウンシーケンスが実行さ
れ、電源管理部６８と電源回路５４との間で送受される
信号をシャットダウンリセットロジック５２がそのまま
伝達することにより、アクティブとされた信号-SUSC
（及び信号-SUSB）が、該信号-SUSC及び信号-SUSBを中
継するパワーオフシグナルゲートロジック５６を通過し
てそのまま電源回路５４に入力され（ステップ２１
６）、これを受けて電源回路５４はコンピュータシステ
ム１０への電力の供給を停止する（ステップ２１８）。
これにより、コンピュータシステム１０は電源状態Ｓ０
から電源状態Ｓ５又はＧ３へ移行する。
ウェアの動作は、シャットダウンリセットロジック５２
がイネーブルかディスエーブルかによって相違する。シ
ャットダウンリセットロジック５２がディスエーブルの
場合には、通常のシャットダウンシーケンスが実行さ
れ、電源管理部６８と電源回路５４との間で送受される
信号をシャットダウンリセットロジック５２がそのまま
伝達することにより、アクティブとされた信号-SUSC
（及び信号-SUSB）が、該信号-SUSC及び信号-SUSBを中
継するパワーオフシグナルゲートロジック５６を通過し
てそのまま電源回路５４に入力され（ステップ２１
６）、これを受けて電源回路５４はコンピュータシステ
ム１０への電力の供給を停止する（ステップ２１８）。
これにより、コンピュータシステム１０は電源状態Ｓ０
から電源状態Ｓ５又はＧ３へ移行する。
【００６９】一方、シャットダウンリセットロジック５
２がイネーブルの場合、シャットダウンリセットロジッ
ク５２のパワーオフシグナルゲートロジック５６は、電
源管理部６８から入力される信号（各々信号-SUSC#PIIX
4，信号-SUSB#PIIX4と称する）が電源回路５４へ伝達さ
れることを阻止する。これにより、電源回路５４へ入力
される信号-SUSCはインアクティブ（ハイレベル）のま
ま維持される（ステップ２２０）。
２がイネーブルの場合、シャットダウンリセットロジッ
ク５２のパワーオフシグナルゲートロジック５６は、電
源管理部６８から入力される信号（各々信号-SUSC#PIIX
4，信号-SUSB#PIIX4と称する）が電源回路５４へ伝達さ
れることを阻止する。これにより、電源回路５４へ入力
される信号-SUSCはインアクティブ（ハイレベル）のま
ま維持される（ステップ２２０）。
【００７０】また、電源回路５４はコンピュータシステ
ム１０への電力供給の状態を表す信号LAST#PWG（電力供
給の状態が安定している間はアクティブ（ハイレベル）
となっている）を電源管理部６８に出力するが、電源回
路５４から出力された信号LAST#PWGを信号LAST#PWG#PII
X4として電源管理部６８へ中継するパワーグッドシグナ
ルコントロールロジック５８は、シャットダウンリセッ
トロジック５２がイネーブルの場合、信号-SUSC#PIIX4
がアクティブ（ローレベル）になってから所定時間後
に、電源管理部６８へ出力する信号LAST#PWG#PIIX4を、
電源回路５４から入力される信号LAST#PWGのレベルと無
関係にインアクティブ（ローレベル）にする（電源の状
態が不良であることを表すダミーの電源状態信号：ステ
ップ２２２、図６も参照）。
ム１０への電力供給の状態を表す信号LAST#PWG（電力供
給の状態が安定している間はアクティブ（ハイレベル）
となっている）を電源管理部６８に出力するが、電源回
路５４から出力された信号LAST#PWGを信号LAST#PWG#PII
X4として電源管理部６８へ中継するパワーグッドシグナ
ルコントロールロジック５８は、シャットダウンリセッ
トロジック５２がイネーブルの場合、信号-SUSC#PIIX4
がアクティブ（ローレベル）になってから所定時間後
に、電源管理部６８へ出力する信号LAST#PWG#PIIX4を、
電源回路５４から入力される信号LAST#PWGのレベルと無
関係にインアクティブ（ローレベル）にする（電源の状
態が不良であることを表すダミーの電源状態信号：ステ
ップ２２２、図６も参照）。
【００７１】電源管理部６８では、端子PWROKに入力さ
れる信号（パワーグッドシグナルコントロールロジック
５８から出力される信号LAST#PWG#PIIX4）がインアクテ
ィブになったことを検知すると、コンピュータシステム
１０への電力供給が不安定になったと判断し、内部レジ
スタPM CTL REGに保持しているコンピュータシステムの
電源状態を判断結果に応じて書き替えると共に、ハード
ウェアリセットを発生させるための信号CPU#RSTを、予
め定められた所定時間アクティブ（ハイレベル）にする
（ステップ２２４、図６も参照）。
れる信号（パワーグッドシグナルコントロールロジック
５８から出力される信号LAST#PWG#PIIX4）がインアクテ
ィブになったことを検知すると、コンピュータシステム
１０への電力供給が不安定になったと判断し、内部レジ
スタPM CTL REGに保持しているコンピュータシステムの
電源状態を判断結果に応じて書き替えると共に、ハード
ウェアリセットを発生させるための信号CPU#RSTを、予
め定められた所定時間アクティブ（ハイレベル）にする
（ステップ２２４、図６も参照）。
【００７２】電源管理部６８から出力される信号CPU#RS
Tはパワーグッドシグナルコントロールロジック５８及
びパワースイッチシグナルコントロールロジック６０に
各々入力される。パワースイッチシグナルコントロール
ロジック６０はダイオード９０を介して電源スイッチ９
２に接続されており、電源スイッチ９２が操作されるこ
とでレベルが変化する信号-PWRSWを信号-PWRSW#PIIX4と
して電源管理部６８へ中継している。パワースイッチシ
グナルコントロールロジック６０は、シャットダウンリ
セットロジック５２がイネーブルの場合、信号CPU#RST
がアクティブになったことを検知すると、電源管理部６
８へ出力する信号-PWRSW#PIIX4を、信号-PWRSWのレベル
と無関係にアクティブ（ローレベル）にする（ダミーの
電源オン信号：ステップ２２６、図６も参照）。
Tはパワーグッドシグナルコントロールロジック５８及
びパワースイッチシグナルコントロールロジック６０に
各々入力される。パワースイッチシグナルコントロール
ロジック６０はダイオード９０を介して電源スイッチ９
２に接続されており、電源スイッチ９２が操作されるこ
とでレベルが変化する信号-PWRSWを信号-PWRSW#PIIX4と
して電源管理部６８へ中継している。パワースイッチシ
グナルコントロールロジック６０は、シャットダウンリ
セットロジック５２がイネーブルの場合、信号CPU#RST
がアクティブになったことを検知すると、電源管理部６
８へ出力する信号-PWRSW#PIIX4を、信号-PWRSWのレベル
と無関係にアクティブ（ローレベル）にする（ダミーの
電源オン信号：ステップ２２６、図６も参照）。
【００７３】また、パワーグッドシグナルコントロール
ロジック５８は、シャットダウンリセットロジック５２
がイネーブルの場合、信号CPU#RSTがアクティブになっ
たことを検知すると、電源管理部６８へ出力する信号LA
ST#PWG#PIIX4をインアクティブ（ローレベル）からアク
ティブ（ハイレベル）に戻す（電源の状態が良好である
ことを表すダミーの電源状態信号：ステップ２２８、図
６参照）。
ロジック５８は、シャットダウンリセットロジック５２
がイネーブルの場合、信号CPU#RSTがアクティブになっ
たことを検知すると、電源管理部６８へ出力する信号LA
ST#PWG#PIIX4をインアクティブ（ローレベル）からアク
ティブ（ハイレベル）に戻す（電源の状態が良好である
ことを表すダミーの電源状態信号：ステップ２２８、図
６参照）。
【００７４】電源管理部６８は、端子-PWRBTNに入力さ
れる信号（パワースイッチシグナルコントロールロジッ
ク６０から出力される信号-PWRSW#PIIX4）にアクティブ
（ローレベル）になったことを検知すると電源スイッチ
９２がオンされたと判断し、信号-SUSC，-SUSB（-SUSC#
PIIX4，信号-SUSB#PIIX4）をインアクティブ（ハイレベ
ル）に切り替える（ステップ２３０、図６も参照）。ま
た、端子PWROKに入力される信号（信号LAST#PWG#PIIX
4）がアクティブになったことを検知すると、コンピュ
ータシステム１０への電力供給が安定状態になったと判
断する。そして、内部レジスタPM CTL REGに保持してい
るコンピュータシステムの電源状態を、前記判断の結果
に対応する状態に書き替える。
れる信号（パワースイッチシグナルコントロールロジッ
ク６０から出力される信号-PWRSW#PIIX4）にアクティブ
（ローレベル）になったことを検知すると電源スイッチ
９２がオンされたと判断し、信号-SUSC，-SUSB（-SUSC#
PIIX4，信号-SUSB#PIIX4）をインアクティブ（ハイレベ
ル）に切り替える（ステップ２３０、図６も参照）。ま
た、端子PWROKに入力される信号（信号LAST#PWG#PIIX
4）がアクティブになったことを検知すると、コンピュ
ータシステム１０への電力供給が安定状態になったと判
断する。そして、内部レジスタPM CTL REGに保持してい
るコンピュータシステムの電源状態を、前記判断の結果
に対応する状態に書き替える。
【００７５】パワーグッドシグナルコントロールロジッ
ク５８が電源管理部６８へ出力する信号-PWRSW#PIIX4の
レベルを切替えたことで、内部レジスタPM CTL REGに保
持しているコンピュータシステムの電源状態は一時的に
実際の電源状態と不一致になっていたが、上記により実
際の電源状態と一致されることになる。
ク５８が電源管理部６８へ出力する信号-PWRSW#PIIX4の
レベルを切替えたことで、内部レジスタPM CTL REGに保
持しているコンピュータシステムの電源状態は一時的に
実際の電源状態と不一致になっていたが、上記により実
際の電源状態と一致されることになる。
【００７６】電源管理部６８から出力される信号-SUSC#
PIIX4はパワースイッチシグナルコントロールロジック
６０にも入力される。パワースイッチシグナルコントロ
ールロジック６０は、電源管理部６８へ出力する信号-P
WRSW#PIIX4を一旦アクティブにした後に、信号-SUSC#PI
IX4がインアクティブ（ハイレベル）になったことを検
知すると、信号-PWRSW#PIIX4をインアクティブ（ハイレ
ベル）にする（図６参照）。
PIIX4はパワースイッチシグナルコントロールロジック
６０にも入力される。パワースイッチシグナルコントロ
ールロジック６０は、電源管理部６８へ出力する信号-P
WRSW#PIIX4を一旦アクティブにした後に、信号-SUSC#PI
IX4がインアクティブ（ハイレベル）になったことを検
知すると、信号-PWRSW#PIIX4をインアクティブ（ハイレ
ベル）にする（図６参照）。
【００７７】電源管理部６８が信号CPU#RSTをアクティ
ブにしてから所定時間が経過すると、信号CPU#RSTは電
源管理部６８によってインアクティブ（ローレベル）に
戻される（ステップ２３０）。上記の一連のシーケンス
により、電源管理部６８から出力された電源オフ指令
（シャットダウン指令）に対し、コンピュータシステム
１０への電力供給を停止させることなくハードウェアリ
セットを発生させるシャットダウンリセットが実現さ
れ、信号CPU#RSTがインアクティブになると、フラッシ
ュＲＯＭ７２の所定の番地から順に記憶されているＰＯ
ＳＴのプログラムがＣＰＵ１４によって読み出されて順
に実行されることでＰＯＳＴ（本発明に係る処理ルーチ
ン）が起動され（ステップ２３２）、次のステップ２３
４〜２４４の処理（本発明に係る処理手段に対応する処
理）が実現される。
ブにしてから所定時間が経過すると、信号CPU#RSTは電
源管理部６８によってインアクティブ（ローレベル）に
戻される（ステップ２３０）。上記の一連のシーケンス
により、電源管理部６８から出力された電源オフ指令
（シャットダウン指令）に対し、コンピュータシステム
１０への電力供給を停止させることなくハードウェアリ
セットを発生させるシャットダウンリセットが実現さ
れ、信号CPU#RSTがインアクティブになると、フラッシ
ュＲＯＭ７２の所定の番地から順に記憶されているＰＯ
ＳＴのプログラムがＣＰＵ１４によって読み出されて順
に実行されることでＰＯＳＴ（本発明に係る処理ルーチ
ン）が起動され（ステップ２３２）、次のステップ２３
４〜２４４の処理（本発明に係る処理手段に対応する処
理）が実現される。
【００７８】ステップ２３４ではシャットダウンリセッ
トビットに保持されているフラグの値をチェックし、次
のステップ２３６では前記フラグの値に基づいて、今回
のＰＯＳＴの起動がシャットダウンリセットに伴う起動
か否か判定する。ＣＭＯＳ７４のシャットダウンリセッ
トビットに保持されているフラグは、シャットダウンリ
セットを行った場合にのみ、ＰＭ ＢＩＯＳによりシャ
ットダウンリセットを行ったことを表す値に変更されて
いる（ステップ２１０）。
トビットに保持されているフラグの値をチェックし、次
のステップ２３６では前記フラグの値に基づいて、今回
のＰＯＳＴの起動がシャットダウンリセットに伴う起動
か否か判定する。ＣＭＯＳ７４のシャットダウンリセッ
トビットに保持されているフラグは、シャットダウンリ
セットを行った場合にのみ、ＰＭ ＢＩＯＳによりシャ
ットダウンリセットを行ったことを表す値に変更されて
いる（ステップ２１０）。
【００７９】このため、ＣＭＯＳ７４のシャットダウン
リセットビットに保持されているフラグが、シャットダ
ウンリセットを行ったことを表す値ではなかった場合に
は、今回のＰＯＳＴの起動はシャットダウンリセットに
伴う起動ではないと判断できるので、ステップ２３６の
判定が判定が否定される。この場合には、コンピュータ
システム１０を通常に起動する処理（本来のＰＯＳＴの
処理やＯＳのブート等の処理）が行われる。
リセットビットに保持されているフラグが、シャットダ
ウンリセットを行ったことを表す値ではなかった場合に
は、今回のＰＯＳＴの起動はシャットダウンリセットに
伴う起動ではないと判断できるので、ステップ２３６の
判定が判定が否定される。この場合には、コンピュータ
システム１０を通常に起動する処理（本来のＰＯＳＴの
処理やＯＳのブート等の処理）が行われる。
【００８０】一方、ＣＭＯＳ７４のシャットダウンリセ
ットビットに保持されているフラグが、シャットダウン
リセットを行ったことを表す値であった場合には、今回
のＰＯＳＴの起動がシャットダウンリセットに伴う起動
であると判断できるので、ステップ２３６の判定が肯定
されてステップ２３８へ移行する。ステップ２３８で
は、ネットワークアダプタ４２（又はネットワークアダ
プタ８４）の内部レジスタのＷＯＬ設定エリアにＷＯＬ
機能をイネーブルにすることを表す情報を書き込むこと
により、ネットワークアダプタ４２（又はネットワーク
アダプタ８４）のＷＯＬ機能をイネーブルにする。
ットビットに保持されているフラグが、シャットダウン
リセットを行ったことを表す値であった場合には、今回
のＰＯＳＴの起動がシャットダウンリセットに伴う起動
であると判断できるので、ステップ２３６の判定が肯定
されてステップ２３８へ移行する。ステップ２３８で
は、ネットワークアダプタ４２（又はネットワークアダ
プタ８４）の内部レジスタのＷＯＬ設定エリアにＷＯＬ
機能をイネーブルにすることを表す情報を書き込むこと
により、ネットワークアダプタ４２（又はネットワーク
アダプタ８４）のＷＯＬ機能をイネーブルにする。
【００８１】ステップ２４０ではＧＰＩＯ８８を介して
シャットダウンリセットロジック５２をディスエーブル
にし、次のステップ２４２では、ＣＭＯＳ７４のシャッ
トダウンリセットビットに保持されているフラグをオフ
する（シャットダウンリセットを行っていないことを表
す値に変更する）。次のステップ２４４では、ＢＩＯＳ
（ＰＯＳＴ）によるシャットダウン処理が行われる。こ
のシャットダウン処理も、先に説明したステップ２１４
と同様に、電源管理部６８の内部レジスタPM CTL REGの
特定の番地に特定の情報を書き込むことによって成され
る。
シャットダウンリセットロジック５２をディスエーブル
にし、次のステップ２４２では、ＣＭＯＳ７４のシャッ
トダウンリセットビットに保持されているフラグをオフ
する（シャットダウンリセットを行っていないことを表
す値に変更する）。次のステップ２４４では、ＢＩＯＳ
（ＰＯＳＴ）によるシャットダウン処理が行われる。こ
のシャットダウン処理も、先に説明したステップ２１４
と同様に、電源管理部６８の内部レジスタPM CTL REGの
特定の番地に特定の情報を書き込むことによって成され
る。
【００８２】これにより、電源管理部６８は信号-SUSC
及び信号-SUSBをアクティブ（ローレベル）にするが、
シャットダウンリセットロジック５２は先のステップ２
４０でディスエーブルされているので、信号-SUSC及び
信号-SUSBはパワーオフシグナルゲートロジック５６を
通過してそのまま電源回路５４に入力され（ステップ２
４６）、電源回路５４によるコンピュータシステム１０
への電力の供給が停止され（ステップ２１８）、コンピ
ュータシステム１０は電源状態Ｓ０から電源状態Ｓ５又
はＧ３へ移行する。
及び信号-SUSBをアクティブ（ローレベル）にするが、
シャットダウンリセットロジック５２は先のステップ２
４０でディスエーブルされているので、信号-SUSC及び
信号-SUSBはパワーオフシグナルゲートロジック５６を
通過してそのまま電源回路５４に入力され（ステップ２
４６）、電源回路５４によるコンピュータシステム１０
への電力の供給が停止され（ステップ２１８）、コンピ
ュータシステム１０は電源状態Ｓ０から電源状態Ｓ５又
はＧ３へ移行する。
【００８３】シャットダウンリセットに伴ってＰＯＳＴ
が起動されたときには、ＯＳが起動されることなくコン
ピュータシステム１０への電力の供給が停止されるの
で、ステップ２３８でイネーブルにしたネットワークア
ダプタのＷＯＬ機能が、ＯＳによってディスエーブルに
されることはなく、ＷＯＬ機能が利用可能な状態で維持
されることになる。
が起動されたときには、ＯＳが起動されることなくコン
ピュータシステム１０への電力の供給が停止されるの
で、ステップ２３８でイネーブルにしたネットワークア
ダプタのＷＯＬ機能が、ＯＳによってディスエーブルに
されることはなく、ＷＯＬ機能が利用可能な状態で維持
されることになる。
【００８４】そして、ネットワークアダプタ４２（又は
ネットワークアダプタ８４）は、ＷＯＬの実行がネット
ワーク経由で指示されると、コンピュータシステム１０
が電源状態Ｓ５又はＧ３のときにもＷＯＬ機能がイネー
ブルとなっているため、信号線-PMEをアクティブにす
る。これにより、信号線-PMEがアクティブになったこと
がゲートアレイロジック７６によって検知され、ゲート
アレイロジック７６からＯＲ回路８６を経由して信号-P
WRON02が電源管理部６８及び電源回路５４に入力され、
コンピュータシステム１０は電源状態Ｓ０に復帰され
る。従って、コンピュータシステム１０が何れの電源状
態であってもＷＯＬ機能を利用することができる。
ネットワークアダプタ８４）は、ＷＯＬの実行がネット
ワーク経由で指示されると、コンピュータシステム１０
が電源状態Ｓ５又はＧ３のときにもＷＯＬ機能がイネー
ブルとなっているため、信号線-PMEをアクティブにす
る。これにより、信号線-PMEがアクティブになったこと
がゲートアレイロジック７６によって検知され、ゲート
アレイロジック７６からＯＲ回路８６を経由して信号-P
WRON02が電源管理部６８及び電源回路５４に入力され、
コンピュータシステム１０は電源状態Ｓ０に復帰され
る。従って、コンピュータシステム１０が何れの電源状
態であってもＷＯＬ機能を利用することができる。
【００８５】また、シャットダウンリセットロジック５
２が動作を開始してからコンピュータシステム１０の電
源がオフされる迄の時間（ステップ２２０〜ステップ２
４８の時間）はごく僅かであり、Ｉ／Ｏ Ｔｒａｐ機能
を利用して電源管理部６８の内部レジスタPM CTL REGが
アクセスされる毎に割り込みがかかるようにし、コンピ
ュータシステム１０の電源がオフされる直前のタイミン
グか否かを毎回判断し、コンピュータシステム１０の電
源がオフされる直前のタイミングであると判断した場合
にネットワークアダプタのＷＯＬ機能をイネーブルにす
る態様と比較して、ＣＰＵ１４に加わる負荷を低減する
ことができる。
２が動作を開始してからコンピュータシステム１０の電
源がオフされる迄の時間（ステップ２２０〜ステップ２
４８の時間）はごく僅かであり、Ｉ／Ｏ Ｔｒａｐ機能
を利用して電源管理部６８の内部レジスタPM CTL REGが
アクセスされる毎に割り込みがかかるようにし、コンピ
ュータシステム１０の電源がオフされる直前のタイミン
グか否かを毎回判断し、コンピュータシステム１０の電
源がオフされる直前のタイミングであると判断した場合
にネットワークアダプタのＷＯＬ機能をイネーブルにす
る態様と比較して、ＣＰＵ１４に加わる負荷を低減する
ことができる。
【００８６】なお、上記ではＡＭＬのメソッドＰＴＳに
よりＳＭＩ（割り込み）を発生させてＰＭ ＢＩＯＳを
起動し、シャットダウンリセットを行ったことをＰＭ
ＢＩＯＳによってＣＭＯＳ７４に記憶していたが、例え
ばバックアップ電源に接続されたレジスタ等のように不
揮発性でＡＭＬによってアクセス可能な記憶手段を新た
に設ければ、ＡＭＬにより、ＰＭ ＢＩＯＳを起動する
ことなく、前記記憶手段にシャットダウンリセットを行
ったことを記憶するように構成することも可能である。
よりＳＭＩ（割り込み）を発生させてＰＭ ＢＩＯＳを
起動し、シャットダウンリセットを行ったことをＰＭ
ＢＩＯＳによってＣＭＯＳ７４に記憶していたが、例え
ばバックアップ電源に接続されたレジスタ等のように不
揮発性でＡＭＬによってアクセス可能な記憶手段を新た
に設ければ、ＡＭＬにより、ＰＭ ＢＩＯＳを起動する
ことなく、前記記憶手段にシャットダウンリセットを行
ったことを記憶するように構成することも可能である。
【００８７】また、上記ではシャットダウンリセットに
伴って起動されたＰＯＳＴにより、ＷＯＬ機能のイネー
ブル、シャットダウンリセットロジック５２のディスエ
ーブル、シャットダウンリセットビットのオフ、コンピ
ュータシステム１０のシャットダウン、の各処理を行う
場合を例に説明したが、これに代えて、例えばＰＯＳＴ
がＳＭＩ（割り込み）を発生させることで起動したＰＭ
ＢＩＯＳにより、前記各処理の全て又は一部を行うよ
うにしてもよい。
伴って起動されたＰＯＳＴにより、ＷＯＬ機能のイネー
ブル、シャットダウンリセットロジック５２のディスエ
ーブル、シャットダウンリセットビットのオフ、コンピ
ュータシステム１０のシャットダウン、の各処理を行う
場合を例に説明したが、これに代えて、例えばＰＯＳＴ
がＳＭＩ（割り込み）を発生させることで起動したＰＭ
ＢＩＯＳにより、前記各処理の全て又は一部を行うよ
うにしてもよい。
【００８８】また、電源管理部を含むコアチップとして
はＰＩＩＸ４以外の他のチップを用いることも可能であ
り、ＰＩＩＸ４に限定されるものではない。
はＰＩＩＸ４以外の他のチップを用いることも可能であ
り、ＰＩＩＸ４に限定されるものではない。
【００８９】更に、上記では本発明を、ＡＣＰＩの規格
に準拠したコンピュータ（ＷＯＬ機能をサポートしてい
ないＯＳが稼動するコンピュータ）においてネットワー
クアダプタのＷＯＬ機能をイネーブルにする態様に適用
した場合を説明したが、これに限定されるものではな
く、本発明は、コンピュータシステムの電源がオフされ
る際に、ＯＳの処理が終わった後で特別な処理（例えば
ＯＳがサポートしていない処理）を行う場合に広く適用
可能である。また、コンピュータシステムの電源がオフ
される際に、シャットダウンリセットによってＰＯＳＴ
が起動されるので、通常はＯＳが管理しているリソース
を直接操作する場合にも利用可能である。一例として、
コンピュータシステムの電源がオフされる際に、例えば
ネットワークやハードディスク等のデバイスの状態、電
源オフ時間等の情報をＣＭＯＳやＥＥＰＲＯＭ等に記憶
しておき、次回に電源がオンされた際に前記記憶した情
報を利用する等の態様に本発明を適用することも可能で
ある。また、ハードウェアに問題がある等の理由によ
り、電源オフ時にリセットをかけてコンピュータシステ
ムを確実にシャットダウンさせたい等の場合にも適用可
能である。
に準拠したコンピュータ（ＷＯＬ機能をサポートしてい
ないＯＳが稼動するコンピュータ）においてネットワー
クアダプタのＷＯＬ機能をイネーブルにする態様に適用
した場合を説明したが、これに限定されるものではな
く、本発明は、コンピュータシステムの電源がオフされ
る際に、ＯＳの処理が終わった後で特別な処理（例えば
ＯＳがサポートしていない処理）を行う場合に広く適用
可能である。また、コンピュータシステムの電源がオフ
される際に、シャットダウンリセットによってＰＯＳＴ
が起動されるので、通常はＯＳが管理しているリソース
を直接操作する場合にも利用可能である。一例として、
コンピュータシステムの電源がオフされる際に、例えば
ネットワークやハードディスク等のデバイスの状態、電
源オフ時間等の情報をＣＭＯＳやＥＥＰＲＯＭ等に記憶
しておき、次回に電源がオンされた際に前記記憶した情
報を利用する等の態様に本発明を適用することも可能で
ある。また、ハードウェアに問題がある等の理由によ
り、電源オフ時にリセットをかけてコンピュータシステ
ムを確実にシャットダウンさせたい等の場合にも適用可
能である。
【００９０】
【発明の効果】以上説明したように本発明は、電源部へ
電源オフ指令が出力されたときに、電源オフ指令が電源
部へ入力されることを阻止すると共に、コンピュータの
ハードウェアリセットを発生させ、ハードウェアリセッ
トによって起動される処理ルーチンで所定の処理を行っ
た後にコンピュータの電源をオフさせるので、コンピュ
ータの電源がオフされる直前に所定の処理を実行するこ
とを、負荷の増大等を招くことなく実現できる、という
優れた効果を有する。
電源オフ指令が出力されたときに、電源オフ指令が電源
部へ入力されることを阻止すると共に、コンピュータの
ハードウェアリセットを発生させ、ハードウェアリセッ
トによって起動される処理ルーチンで所定の処理を行っ
た後にコンピュータの電源をオフさせるので、コンピュ
ータの電源がオフされる直前に所定の処理を実行するこ
とを、負荷の増大等を招くことなく実現できる、という
優れた効果を有する。
【図１】 本実施形態に係るコンピュータシステムの概
略構成を示すブロック図である。
略構成を示すブロック図である。
【図２】 ノートブック型ＰＣの外観を示す斜視図であ
る。
る。
【図３】 シャットダウンリセットロジックの構成を示
す概略ブロック図である。
す概略ブロック図である。
【図４】 電源状態Ｓ１〜Ｓ５，Ｇ３から電源状態Ｓ０
へ復帰する動作を説明するための、信号線-PME及び信号
線-PMEに接続されたハードウェア構成要素の一例を示す
概略ブロック図である。
へ復帰する動作を説明するための、信号線-PME及び信号
線-PMEに接続されたハードウェア構成要素の一例を示す
概略ブロック図である。
【図５】 電源オフ処理の内容を示すフローチャートで
ある。
ある。
【図６】 シャットダウンリセットロジックの動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
１０ コンピュータシステム １４ ＣＰＵ ４２ ネットワークアダプタ ４４ Ｉ／Ｏブリッジ ５２ シャットダウンリセットロジック ５４ 電源回路 ５６ パワーオフシグナルゲートロジック ５８ パワーグッドシグナルコントロールロジック ６０ パワースイッチシグナルコントロールロジック ６８ 電源管理部 ７６ ゲートアレイロジック ８０ エンベデッドコントローラ ７４ ネットワークアダプタ
Claims (6)
- 【請求項１】 オペレーティングシステムからの指示に
応じて、コンピュータに電力を供給する電源部へ電源オ
フ指令が出力されたときに、前記電源オフ指令が電源部
へ入力されることを阻止すると共に、前記コンピュータ
のハードウェアリセットを発生させる制御手段と、 前記ハードウェアリセットによって起動され、所定の処
理を行った後にコンピュータの電源をオフさせる処理手
段と、 を含むコンピュータ。 - 【請求項２】 前記制御手段は、コンピュータの電源状
態を管理する電源管理部と前記電源部との間に設けられ
ており、前記電源管理部から出力された電源オフ指令が
電源部に入力されることを阻止すると共に、電源の状態
が不良であることを表すダミーの電源状態信号を電源管
理部に出力してハードウェアリセットを発生させた後
に、電源オンが指示されたことを表すダミーの電源オン
信号を電源管理部へ出力することを特徴とする請求項１
記載のコンピュータ。 - 【請求項３】 前記処理手段は、前記所定の処理の実行
が指示されており、かつオペレーティングシステムがコ
ンピュータの電源をオフするための処理を行っているこ
とを検知したときに、前記制御手段を作動させると共に
所定の情報を不揮発性の記憶手段に記憶し、ハードウェ
アリセットによって起動されかつ前記記憶手段に前記所
定の情報が記憶されている場合には、前記所定の処理を
行うと共に前記制御手段の作動を停止させた後にコンピ
ュータの電源をオフさせることを特徴とする請求項１記
載のコンピュータ。 - 【請求項４】 前記所定の処理は、ネットワークを介し
て前記コンピュータの電源をリモートでオンする機能が
イネーブルとなるようにネットワークアダプタの設定を
変更する処理であることを特徴とする請求項１記載のコ
ンピュータ。 - 【請求項５】 ＡＣＰＩの規格に準拠したコンピュータ
であることを特徴とする請求項１記載のコンピュータ。 - 【請求項６】 オペレーティングシステムからの指示に
応じて、コンピュータに電力を供給する電源部へ電源オ
フ指令が出力されたときに、 前記電源オフ指令が電源部へ入力されることを阻止する
と共に、前記コンピュータのハードウェアリセットを発
生させ、 前記ハードウェアリセットによって起動される処理ルー
チンで所定の処理を行った後にコンピュータの電源をオ
フさせるコンピュータの電源制御方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26199899A JP3264272B2 (ja) | 1999-09-16 | 1999-09-16 | コンピュータ及びコンピュータの電源制御方法 |
| KR10-2000-0052307A KR100368079B1 (ko) | 1999-09-16 | 2000-09-05 | 컴퓨터 및 컴퓨터의 전원 제어 방법 |
| CNB001189972A CN100380268C (zh) | 1999-09-16 | 2000-09-12 | 计算机和计算机的电源控制方法 |
| US09/662,666 US6895515B1 (en) | 1999-09-16 | 2000-09-15 | Computer and power control method for executing predetermined process in said computer prior to turning off its power |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26199899A JP3264272B2 (ja) | 1999-09-16 | 1999-09-16 | コンピュータ及びコンピュータの電源制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001092565A true JP2001092565A (ja) | 2001-04-06 |
| JP3264272B2 JP3264272B2 (ja) | 2002-03-11 |
Family
ID=17369602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26199899A Expired - Fee Related JP3264272B2 (ja) | 1999-09-16 | 1999-09-16 | コンピュータ及びコンピュータの電源制御方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6895515B1 (ja) |
| JP (1) | JP3264272B2 (ja) |
| KR (1) | KR100368079B1 (ja) |
| CN (1) | CN100380268C (ja) |
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| JP4714294B1 (ja) * | 2009-12-16 | 2011-06-29 | 株式会社東芝 | 通信装置、及び通信方法 |
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| DE102018103286B4 (de) * | 2018-02-14 | 2019-09-12 | Fujitsu Technology Solutions Intellectual Property Gmbh | Computersystem, Betriebsverfahren für einen Mikrocontroller sowie Computerprogrammprodukt |
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