KR100309465B1 - 에스램 셀 전원 인가회로 - Google Patents

에스램 셀 전원 인가회로 Download PDF

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Abstract

본 발명은 내부회로를 이용하여 셀에 인가되는 전압을 외부전원 전압레벨과 달리하여 공급하는 SRAM 셀 전압 인가회로에 관한 것으로, 이와 같은 본발명은 SRAM 셀에 전원을 인가하기 위한 회로에 있어서, 소오스는 외부전원과 연결된 패드에 연결되고, 드레인은 메모리 셀과 연결된 제 1 노드에 연결되는 제 1 피모스 트랜지스터와; 상기 제 1 노드와 접지전압 사이에 직렬로 연결되는 제 1, 제 2 저항과; 외부전원과 연결된 패드에 직렬로 연결되는 제 3 저항과; 드레인은 상기 제 3 저항과 연결된 제 2 노드에 연결되고, 소오스는 접지전압에 연결되며, 게이트는 상기 제 1, 제 2 저항 사이의 제 3 노드에 연결되는 앤모스 트랜지스터와; 소오스는 외부전원에 연결되고, 드레인은 상기 제 1 피모스 트랜지스터의 게이트와 연결되는 제 4 노드에 연결되며, 게이트는 상기 제 2 노드에 연결되는 제 2 피모스 트랜지스터와; 상기 제 4 노드와 접지전압 사이에 직렬로 연결되는 제 4 저항을 포함하여 구성되는 것을 특징으로 한다.

Description

에스램 셀 전원 인가회로{SRAM CELL POWER SUPPLY CIRCUIT}
본 발명은 에스램(Static Random Access Memory)에 관한 것으로, 특히 에스램(SRAM) 셀 전원 인가회로에 관한 것이다.
SRAM 셀은 크로스-커플드 인버터(cross-coupled inverters) 쌍으로 구성된 플립플롭(flip-flop)으로 볼 수 있다. 셀의 메모리 로직 상태는 두 인버터의 출력단의 전압 레벨에 의해 결정되며, 전원이 공급되는한 인버터 출력단의 한쪽이 '로우'(low)레벨이면 다른 한쪽은 '하이'(high)레벨을 유지한다. 그리하여 일단 메모리 셀이 안정한 상태로 정해지면 그 상태가 계속 유지되므로 DRAM(Dynamic RAM)과 달리 저장된 정보를 지속적으로 보유하도록 하기 위한 주기적인 리프레쉬(refresh) 동작을 필요로 하지 않는다.
따라서 SRAM 셀은 DRAM에 비해 안정된 동작을 하고 전력소모가 작으므로 플립플롭의 셀프-리스토아링(self-restoring) 기능과 주변회로의 특성 때문에 반도체 메모리 중 가장 빠르게 동작하는 장점이 있는 반면에, 하나의 셀을 구성하는데 최소한 6개의 소자를 필요로 하여 집적도가 낮은 단점이 있다.
상기와 같은 집적도 문제를 해결하기 위하여 공정이 간단하면서도 셀의 크기가 작은 폴리저항을 이용한 폴리부하저항(poly load resistor) 셀을 1M 이하의 SRAM 에서는 많이 채택하고 있다.
도 1은 일반적인 폴리부하저항 셀을 이용한 SRAM 칩을 개략적으로 도시한 회로도로서, 이에 도시한 바와 같이, 종래 SRAM 칩은 데이터가 저장되는 복수개의 메모리 셀(10)과, 상기 메모리 셀(10)을 구동하기 위한 메모리 셀 구동회로 블록(20)으로 크게 구분할 수 있고, 여기서 하나의 메모리 셀(10)은 제 1, 제 2 앤모스 액세스 트랜지스터(TA1, TA2)와, 제 1, 제 2 앤모스 드라이브 트랜지스터(TD1, TD2)와, 제 1, 제 2 저항(R1, R2)으로 구성된다.
상기 제 1, 제 2 액세스 트랜지스터(TA1,TA2)의 게이트는 워드라인(WL)에 각각 연결되어 있고, 상기 제 1 액세스 트랜지스터(TA1)의 제 1 전극은 비트라인(BL)에 연결되고 제 2 전극은 제 1 저항(RL1)과 제 2 드라이브 트랜지스터(TD2)의 게이트와 공통으로 연결된 제 1 노드(ｎ1)에 연결되며, 상기 제 2 액세스 트랜지스터(TA2)의 제 1 전극은 비트바라인(/BL)에 연결되고, 제 2 전극은 제 2 저항(RL2)과 제 1 드라이브 트랜지스터(TD2)의 게이트에 공통으로 연결된 제 2 노드(ｎ2)에 연결되어 있다.
또한, 상기 제 1, 제 2 저항(RL1, RL2)은 외부전원전압(VCCext.)에 연결되고, 상기 제 1, 제 2 드라이브 트랜지스터(TD1, TD2)의 제 1 전극은 상기 제 1, 제 2 노드(ｎ1, ｎ2)에 각각 연결되며, 제 2 전극은 외부접지전압(VSSext.)에 각각 연결되어 있다.
이와 같이 구성된 종래 SRAM 셀의 동작과정은 다음과 같다.
외부전원전압(VCCext.)이 패드를 통하여 메모리 내부로 인가되면, 상기 메모리셀(10)과 메모리셀 구동회로 블록(20)에는 외부전원전압(VCCext.)과 동일한 레벨의 전원이 공급된다. 이때, 메모리 셀(10)로의 전원 공급은 상대적으로 작은 비저항인 메탈배선을 통한 다음 수 1012Ω의 폴리저항(RL1, RL2)을 통하여 이루어진다.
상기 메모리 셀(10)은 래치(latch) 형태로 이루어져 있으므로, 그 메모리 셀(10)에 전원이 공급되면 한쪽의 노드, 예를 들어 제 1 노드(n1)가 '하이'레벨 상태가 되면, 제 2 노드(n2)는 '로우'레벨 상태가 되는 안정한 상태가 된다.
이때, 워드라인(WL)이 '온'(on)상태가 된 경우, 즉 비트라인(BL)이 프리차아지(precharge)된 상태(통상적으로 VCC레벨, 하이-임피던스 상태)인 경우에는 셀의 '하이'노드(n1)는 '로우'노드(n2)에 비해 상대적으로 '하이'가 되고, '로우' 노드(n2)의 데이터가 비트라인(BL)에 전달된다. 이때, 상대적인 '하이'노드의 전압레벨은 드라이브 트랜지스터(TD1, TD2)와 액세스 트랜지스터(TA1, TA2)의 전류비에 따라 결정된다.
다음으로, 워드라인(WL)이 '오프'(off)상태가 된 경우, 상기 제 1, 제 2 노드(n1, n2)는 저항(RL1, RL2)과 드라이브 트랜지스터(TD1, TD2) 사이의 관계에 따라 안정한 값으로 유지된다.
도 1에서 알 수 있듯이, 워드라인(WL)이 '오프'되면 제 1 드라이브 트랜지스터(TD1)가 '오프'상태가 되고, 따라서 상기 트랜지스터(TD1)의 오프 저항값은 제 1 저항(RL1)의 저항값보다 큰 값이 되어야 한다.
또한, 상기 제 2 드라이브 트랜지스터(TD2)는 '온'상태가 되므로 상기 트랜지스터(TD2)의 온 저항값은 제 2 저항(RL2)의 저항값보다 매우 작은 값을 보인다.
따라서, 메모리 칩이 디스에이블 상태에서 흐르는 스탠바이 전류(ISB)는 온 상태인 트랜지스터(TD2)를 통해서 흐르는 전류가 되므로, 상기 스탠바이 전류(ISB)를 감소시키기 위해서는 상기 제 2 저항(RL2)의 저항값을 크게 하여야 하는 반면, 셀 데이터를 유지하기 위해서는 제 1 저항(RL1)의 저항값은 작게 하여야 한다.
그러나, 반대의 데이터를 쓸 경우에는 이와는 반대로 제 2 저항(RL2)의 저항값을 작게 하여야 하고, 제 1 저항(RL1)의 저항값은 크게 하여야 한다.
따라서, 스탠바이 전류와 셀 데이터 유지를 동시에 만족시킬 수는 없다. 즉, 종래의 기술에서는 스탠바이 전류를 감소시키기 위해서는 셀에 사용한 저항값을 크게 하여야 하는데, 이 저항값을 크게 하면 데이터 유지(retention) 상태(통상 1.5V 이하)를 유지시키는 전압 특성이 악화된다.
다시말해, 전원레벨이 데이터 유지 상태가 되면 상기 제 2 드라이브 트랜지스터(TD2)의 저항값이 동작 전압 상태보다 급격하게 커지게 되고, 폴리저항으로 이루어진 수동소자(RL2)는 상대적으로 일정한 저항값으로 유지되므로, '로우'노드(n2)의 전압레벨은 증가하게 된다.
따라서, '로우'노드(ｎ2)의 전압이 증가한다면 상기 제 1 드라이브 트랜지스터(TD1)의 오프 저항값이 작아지게 되고, 연쇄적으로 '하이'노드(ｎ1)의 전압레벨은 감소하게 된다.
그리고, 감소된 '하이'노드(ｎ1)의 전압은 '로우'노드(ｎ2)의 전압값을 올리는 피드백 효과를 유발시키게 된다.
그러나, 이와 같은 현상을 방지하기 위해서 저항값을 크게 할 경우 데이터 유지 전압이 악화된다. 다시말해 저항값을 증가시키면서 데이터 유지 전압을 만족시킬 수는 없다.
이와 같은 종래의 SRAM 셀 구조는 스탠바이 모드시에 공정 변화에 의해서 부하 저항들의 저항값이 작아질 경우 셀의 스탠바이 전류가 급격하게 증가하는 문제점이 있다.
또한, 스탠바이 전류를 줄이기 위해서 부하저항의 저항값을 크게 하려면, 상기 부하저항을 구성하는 부하폴리의 특성상 폭이나 두께를 작게 해야 하므로 이로 인한 부하저항들의 개방이 나타날 수 있으며, 로우 산출(low yield)의 원인이 되며, 부하저항들의 저항값이 너무 클 경우에는 그 부하저항들을 통해서 흐르는 전류가 작아져서 데이터 유지 전압 특성이 나빠지는 문제점이 있다.
이를 해결하기 위한 종래 기술의 다른 예에 따르면, 내부 노드의 전압레벨을 유지하기 위해서 외부 신호에 대해 기준전압을 발생시키는 기준전압 발생블록(미도시)을 셀 외부회로에 추가시키는 경우도 있으나, 이로 인해 칩 사이즈가 커지고 파워를 많이 소모하게 되는 문제점이 있다.
상기의 문제점을 해결하기 위하여 본 발명은 메모리 셀에 인가하기 위한 외부전원 전압으로 부터 내부회로를 이용하여 일정전압을 만들어 그 메모리셀에 공급하는 SRAM 셀 전압 인가회로를 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명은 SRAM 셀에 전원을 인가하기 위한 회로에 있어서, 소오스는 외부전원과 연결된 패드에 연결되고, 드레인은 메모리 셀과 연결된 제 1 노드에 연결되는 제 1 피모스 트랜지스터와; 상기 제 1 노드와 접지전압 사이에 직렬로 연결되는 제 1, 제 2 저항과; 외부전원과 연결된 패드에 직렬로 연결되는 제 3 저항과; 드레인은 상기 제 3 저항과 연결된 제 2 노드에 연결되고, 소오스는 접지전압에 연결되며, 게이트는 상기 제 1, 제 2 저항 사이의 제 3 노드에 연결되는 앤모스 트랜지스터와; 소오스는 외부전원에 연결되고, 드레인은 상기 제 1 피모스 트랜지스터의 게이트와 연결되는 제 4 노드에 연결되며, 게이트는 상기 제 2 노드에 연결되는 제 2 피모스 트랜지스터와; 상기 제 4 노드와 접지전압 사이에 직렬로 연결되는 제 4 저항을 포함하여 구성되는 것을 특징으로 한다.
도 1은 일반적인 SRAM 칩의 개략적인 구성도.
도 2는 본 발명에 따른 SRAM 칩에서의 셀 전원 인가회로.
도 3은 본 발명에 따른 실시예의 DC 특성을 도시한 그래프.
도 4는 본 발명에 따른 실시예의 Rf,Cf에 의한 주파수 보상 효과를 도시한 그래프.
***** 도면의 주요부분에 대한 부호 설명 *****
10 : 메모리 셀 블록 20 : 메모리 셀 구동회로 블록
30 : 셀 전원 인가회로 PM1,PM2 : 피모스 트랜지스터
NM1 : 앤모스 트랜지스터 R1,R2,R3,R4,Rf : 저항
Cf : 커패시터
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도 2는 본 발명의 실시예에 따른 SRAM 칩을 개략적으로 도시한 회로도이다.
이에 도시된 바와 같이, 본 발명은 메모리 셀 블록(10)과, 메모리 셀 구동회로 블록(20)과, 상기 메모리 셀 블록(10)의 내부 전압을 일정하게 유지시키기 위한 셀 전원 인가회로(30)로 크게 구분되며, 여기서 상기 셀 전원 인가회로(30)는 소오스는 외부전원(VCCext)과 연결된 패드에 연결되고, 드레인은 메모리 셀 블록(10)과 연결된 제 1 노드(N1)에 연결되는 제 1 피모스 트랜지스터(PM1)와; 상기 제 1 노드(N1)와 외부 접지전압(VSSext)사이에 직렬로 연결되는 제 1, 제 2 저항(R1, R2)과; 외부전원(VCCext.)과 연결된 패드에 직렬로 연결되는 제 3 저항(R3)과; 드레인은 상기 제 3 저항(R3)과 연결된 제 2 노드(N2)에 연결되고, 소오스는 외부 접지전압(VSSext)에 연결되며, 게이트는 상기 제 1, 제 2 저항(R1, R2)사이의 제 3 노드(N3)에 연결되는 앤모스 트랜지스터(NM1)와; 소오스는 외부전원(VCCext)에 연결되고, 드레인은 상기 제 1 피모스 트랜지스터(PM1)의 게이트와 연결되는 제 4 노드(N4)에 연결되며, 게이트는 상기 제 2 노드(N2)에 연결되는 제 2 피모스 트랜지스터(PM2)와; 상기 제 4 노드(N4)와 접지전압(Vss) 사이에 직렬로 연결되는 제 4 저항(R4)과; 상기 제 2 및 제 4 노드(N2, N4) 사이에 직렬로 연결되는 제 5 저항(Rf) 및 커패시터(Cf)로 구성되고, 상기 메모리 셀 블록(10)과 메모리 셀 구동회로블록(20)은 종래와 동일한 구성을 가지고 동일한 동작을 수행한다.
이와 같이 구성된 본 발명의 실시예에 따른 메모리 셀의 전원 인가과정을 첨부한 도면을 참조하여 상세히 설명한다.
도 3은 본 발명의 실시예에 따른 셀 전원 인가회로(30)의 내부 각 노드에서의 전압레벨을 도시한 그래프로서, 이를 참고하여 본 발명의 직류(DC) 특성을 설명하면 다음과 같다.
먼저, 외부로부터 전원전압(VCCext)이 공급되면 제2피모스 트랜지스터(PM2)는 턴오프되어, 제4노드(N4)에 접지전압(VSS ext)에 따른 저전위가 나타나 제1피모스 트랜지스터(PM1)가 턴온되고, 이에따라 상기 전원전압(VCCext)은 제 1 피모스 트랜지스터(PM1)를 통해 제 1 노드(N1)에 인가된다.
상기 전원전압(VCCext)이 점차 증가하면, 상기 제 1 피모스 트랜지스터(PM1)의 소오스 전압이 증가하므로 상대적으로 게이트가 느끼는 (-)부의 전압이 커지게 되고 이에 따라 상기 제 1 피모스 트랜지스터(PM1)를 통해 공급되는 전하량이 증가하여 상기 제 1 노드(N1)의 전압(VCCint)이 증가하게 된다.
여기서, 상기 제 1 노드(N1)는 메모리 셀 블록(10)과 연결되어, 상기 제 1 노드(N1)의 전압(VCCint)이 메모리 셀 블록(10)의 전원전압(이하, 셀전압(VCCint)이라 칭함)으로 인가되는 것이다.
상기 셀전압(VCCint)이 원하는 소정의 전압레벨이 되면, 상기 VCCint 신호는 제 1 및 제 2 저항(R1, R2)의 저항비에 의해 소정 비율로 분배되어, 상기 제 1 및 제 2 저항(R1, R2)이 연결된 제 3 노드(N3)에 소정의 전압레벨이 걸린다.
상기 제 3 노드(N3)에 인가된 신호는 앤모스 트랜지스터(NM1)의 게이트 전극에 인가되고, 상기 게이트 전극에 인가된 신호레벨이 상기 앤모스 트랜지스터(NM1)의 문턱전압 이상이 되면 상기 앤모스 트랜시스터(NM1)는 턴 온되어, 상기 앤모스 트랜지스터(NM1)의 드레인, 즉 전원전압(VCCext)에 연결된 제 3 저항(R3)과 연결된 노드(N2)를 접지전압(VSSext)에 쇼트시킨다.
그리고, 상기 제 2 노드(N2)는 제 2 피모스 트랜지스터(PM2)의 게이트 전극에 연결되어, 상기 제 2 노드(N2)의 전압이 상기 앤모스 트랜지스터(NM1)의 턴 온에 의해 소정 레벨 이하로 떨어지는 시점에서 상기 제 2 피모스 트랜지스터(PM2)가 턴 온 되어 드레인측에 연결된 제 4 노드(N4)의 전압을 증가시킨다.
따라서, 상기 제 4 노드(N4)가 게이트에 연결된 상기 제 1 피모스 트랜지스터(PM1)가 턴 오프되므로, 외부에서 인가되는 전원전압(VCCext)이 증가하여도 상기 제 1 노드(N1)의 전압은 일정하게 유지되는 것이다.
즉, 소신호(small signal) 관점에서 상기 트랜지스터(NM1,PM1,PM2)들은 게이트 입력에 대하여 위상이 반전된 신호를 출력하게 되므로, 상기 제 3 노드(N3) 레벨의 변화에 대한 상기 VCCint 신호는 네가티브 피드백(negative feed-back) 효과가 발생하는 것이다.
따라서, 도 3의 (b)와 같이 SRAM 셀의 스탠바이 전류는 외부전압이 증가하더라도 상기 앤모스 트랜지스터(NM1)가 턴 온되는 시점에서부터 급격히 감소하여 셀 전압이 일정하게 유지되는 동안 매우 낮은 값을 유지하게 된다.
여기서, 상기 제 1 내지 제 4 저항(R1 ~ R4)의 저항값들은 상기 메모리 셀 블록(10)으로 인가되는 전류가 소정 값, 예를 들어 1μA 이하가 되도록 조절한다.
한편, 이와 같은 네가티브 피드백 시스템에서 위상 마진(phase margin)은 중요한데, 본 발명의 실시예에서는 위상 마진으로 인한 발진(oscillation)을 방지하기 위해서, 도 2에 도시한 바와 같이, 상기 제 2 노드(N2)와 제 4 노드(N4) 사이에 주파수 보상(compansation)을 위한 저항(Rf) 및 커패시터(Cf)를 추가하여 구성할 수 있다.
이를 도 4를 참고하여 설명하면 다음과 같다.
도 4는 본 발명의 주파수 특성을 도시한 그래프로서, 도 4의 (a)에 도시된 바와 같이, 커패시터(Cf)만으로, 또는 저항(Rf) 및 커패시터(Cf)로 구성된 보상회로를 추가한 경우에는 도미넌트 폴(dominant pole)(P2)을 보상회로가 없는 경우의 도미넌트 폴(P1)보다 낮은 주파수로 이동시켜 보다 안정된 회로 동작을 수행하도록 한다.
일반적으로, 전압게인이 0 일 때의 전압 위상이 45°이상이 되어야 안정한 회로 동작을 수행한다고 말할 수 있는데, 도 4의 (b)에 도시된 바와 같이, 보상회로가 없는 경우에는 전압 게인이 0 일 때(a)의 전압 위상(c)은 45°보다 매우 낮고, 커패시터(Cf) 또는 저항(Rf) 및 커패시터(Cf) 보상이 있는 경우에는 전압게인이 0 일 때(b)의 전압 위상(d, e)은 각각 80°, 90°정도가 되므로, 이와 같이 주파수 보상을 위한 저항(Rf) 및 커패시터(Cf)를 추가함으로써 보다 안정된 회로 동작을 수행할 수 있다.
상술한 바와 같이, 본 발명은 SRAM 메모리 셀에 인가되는 전원전압을 내부회로를 이용하여 일정하게 유지시켜 그 SRAM 메모리 셀에 인가시킴으로써, 스탠바이 전류를 줄일 수 있는 동시에 데이터 유지 전압을 만족시킬 수 있다.
또한, 내부 전원 전압을 생성하기 위한 추가적인 기준전압 발생회로 블록을 사용하지 않고 내부 전원 전압을 제어하는 회로를 구현할 수 있으며, 주파수 보상을 간단하게 수행하여 피드백 회로 시스템을 보다 안정하게 동작시킬 수 있는 효과가 있다.

Claims (5)

  1. SRAM 메모리 셀에 전원을 인가하기 위한 회로에 있어서,
    소오스는 외부전원과 연결된 패드에 연결되고, 드레인은 상기 메모리 셀과 연결된 제 1 노드에 연결되는 제 1 피모스 트랜지스터와;
    상기 제 1 노드와 접지전압 사이에 직렬로 연결되는 제 1, 제 2 저항과;
    상기 외부전원과 연결된 패드에 직렬로 연결되는 제 3 저항과;
    드레인은 상기 제 3 저항과 연결된 제 2 노드에 연결되고, 소오스는 접지전압에 연결되며, 게이트는 상기 제 1, 제 2 저항 사이의 제 3 노드에 연결되는 앤모스 트랜지스터와;
    소오스는 상기 외부전원에 연결되고, 드레인은 상기 제 1 피모스 트랜지스터의 게이트와 연결되는 제 4 노드에 연결되며, 게이트는 상기 제 2 노드에 연결되는 제 2 피모스 트랜지스터와;
    상기 제 4 노드와 접지전압 사이에 직렬로 연결되는 제 4 저항을 포함하여 구성된 것을 특징으로 하는 에스램 셀 전원 인가회로
  2. 제 1 항에 있어서, 상기 제 2 및 제 4 노드 사이에 주파수 보상을 위한 커패시터를 더 포함하여 구성된 것을 특징으로 하는 에스램 셀 전원 인가회로
  3. 제 1 항에 있어서, 상기 제 2 및 제 4 노드 사이에 주파수 보상을 위한 저항 및 커패시터를 더 포함하여 구성된 것을 특징으로 하는 에스램 셀 전원 인가회로
  4. 제 1 항에 있어서, 상기 제 1 내지 제 4 저항들의 저항값은 상기 제 1 피모스 트랜지스터의 게이트에 인가되는 전압이 그 제 1 피모스 트랜지스터의 문턱전압보다 작은 전압이 가해지도록 조절되게 구성된 것을 특징으로 하는 에스램 셀 전원 인가회로
  5. 제 4항에 있어서, 상기 제 1 내지 제 4 저항에 의한 전류는 1μA 이하로 되게 구성된 것을 특징으로 하는 에스램 셀 전원 인가회로
KR1019990010789A 1999-03-29 1999-03-29 에스램 셀 전원 인가회로 KR100309465B1 (ko)

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US7486572B2 (en) * 2005-06-14 2009-02-03 Brilliance Semiconductor Intl. Inc. Voltage regulator for memory device
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Publication number Priority date Publication date Assignee Title
US4349778A (en) * 1981-05-11 1982-09-14 Motorola, Inc. Band-gap voltage reference having an improved current mirror circuit
EP0475588B1 (en) 1990-08-17 1996-06-26 STMicroelectronics, Inc. A semiconductor memory with inhibited test mode entry during power-up
US5552740A (en) * 1994-02-08 1996-09-03 Micron Technology, Inc. N-channel voltage regulator
US5557579A (en) 1995-06-26 1996-09-17 Micron Technology, Inc. Power-up circuit responsive to supply voltage transients with signal delay
JP2867947B2 (ja) * 1996-03-28 1999-03-10 日本電気株式会社 参照電位発生回路

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