KR100283906B1 - 반도체 메모리의 초기 안정화 신호 발생 회로 - Google Patents

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Abstract

본 발명은 다중 내부 전원을 갖는 반도체 메모리의 초기 안정화 신호(파워-업 신호) 발생 회로에 관한 것으로, 특히 외부 전원 감지 신호 및 내부 전원 감지 신호를 모두 이용하여 내부 전원 전압 레벨이 정상 레벨이 되기 전까지의 구간에서는 외부로부터의 억세스를 막을 수 있는 초기 안정화 신호를 발생시키는 초기 안정화 신호 발생 회로에 관한 것이다.
본 발명은 외부로부터 공급되는 외부 전원 전압 레벨을 감지하여 소정의 전압 레벨이 감지되면 외부 전원 감지 신호를 발생시키는 외부 전원 전압 레벨 감지부와; 내부 전원 전압 레벨을 감지하여 소정의 전압 레벨이 감지되면 내부 전원 감지 신호를 발생시키는 내부 전원 전압 레벨 감지부; 및 상기 내부 및 외부 전원 감지 신호를 입력받아 상기 내부 전원 감지 신호의 폴링 엣지에서 초기 안정화 신호를 발생시키는 초기 안정화 신호 발생부;를 포함하여 구성되는 것을 특징으로 한다.
이와 같은 본 발명은 외부 전원 및 내부 전원이 모두 정상 레벨이 되기 전까지는 외부 소자로부터의 액세스를 방지하여 내부노드의 불안정한 상태로 인한 랫치 업 등의 과도전류의 발생과 내부회로의 불안한 동작을 방지할 수 있는 효과가 있다.

Description

반도체 메모리의 초기 안정화 신호 발생 회로
본 발명은 다중 내부 전원을 갖는 반도체 메모리의 초기 안정화 신호(파워-업 신호) 발생 회로에 관한 것으로, 특히 외부 전원 감지 신호 및 내부 전원 감지 신호를 이용하여 초기 안정화 신호를 발생시키는 초기 안정화 신호 발생회로에 관한 것이다.
최근 반도체 메모리 디바이스의 고집적화와 소자의 미세화에 따라 메모리 디바이스의 전원 전압은 점점 낮아지는 추세로, 메모리 내부 회로의 동작에 사용되는 내부전원은 외부 전원 전압을 일정 레벨 강압시켜 사용한다.
이와 같은 반도체 메모리 디바이스가 정상 동작을 수행하려면 그 전원 전압 레벨이 일정 레벨 이상 확보되어야 하기 때문에, 초기 전원 투입시, 먼저 공급되는 전원 전압 레벨을 감지하여 그 전압 값이 일정레벨을 확보했음을 감지하는 초기 안정화 신호를 발생시켜 /RAS, /CAS 와 같은 중요한 내부 제어신호를 제어하도록 하고 있다.
이를 위하여, 종래 반도체 소자는 외부로부터 공급되는 외부 전원 전압 레벨을 감지하여 상기 외부 전원 전압 레벨이 소정 레벨 이상이 되면 초기 안정화 신호를 발생시키도록 하거나, 또는 내부 회로에 인가되는 내부 전원 전압 레벨을 감지하여 상기 내부 전원 전압 레벨이 소정 레벨 이상이 되면 초기 안정화 신호를 발생하도록 하였다.
도 1은 이와 같은 종래 반도체 메모리의 초기 안정화 신호 발생 회로에서의 신호 발생 파형도를 개략적으로 도시한 도면으로서, 도 1a는 외부 전원 전압 레벨을 감지하여 발생되는 초기 안정화 신호의 개략 파형도이고, 도 1b는 내부 전원 전압 레벨을 감지하여 발생되는 초기 안정화 신호의 개략 파형도이다.
상기 도면을 참조하여 종래 반도체 메모리의 초기 안정화 신호 발생 과정을 설명하면 다음과 같다.
먼저, 도 1a에 도시된 바와 같이, 종래 초기 안정화신호 발생회로는 외부에서 인가되는 외부 전원 전압 레벨(VDD)을 감지하여 상기 전압 레벨이 소정레벨(Va)이 되는 시점(ta)에서 '로우' 레벨의 초기 안정화신호(PUPB1)를 발생시킴으로써, 이때부터 내부회로의 정상동작이 시작되도록 하였다.
그런데, 상기 외부 전원(VDD)이 공급되면 이를 소정 레벨 강압하여 내부 회로에 필요한 내부 전원(VINT)을 발생시키는데는 소정의 시간이 소요된다. 따라서, 상기 초기 안정화 신호(PUPB1)가 발생된 시점(ta)으로부터 소정 레벨의 내부 전원(VINT)이 발생되는 시점(tint)까지의 구간(ta~ tint)은 내부 회로에 정상 레벨의 전원 전압이 인가되지 않은 상태이므로, 이때 외부 소자로부터 액세스 시 불안한 동작을 할 가능성이 있고, 내부노드의 불안정한 상태로 인해 래치-업(latch-up) 등의 과도 전류가 발생할 우려가 있다.
도 1b는 이를 해결하기 위한 종래 반도체 메모리의 초기 안정화 신호 발생 회로의 다른 예를 도시한 것으로, 이는 내부 전원 전압 레벨(VINT)을 감지하여 상기 전압 레벨이 소정 레벨(Vb)이 되는 시점(tb)에서 '하이' 레벨의 초기 안정화 신호(PUPB2)를 소정 시간 발생시킴으로써, 각 기억 소자들의 상태를 리셋시키는 초기화 과정을 수행하고 이후로부터 내부 회로의 정상 동작이 시작되게 된다.
그러나, 이와 같은 초기 안정화 신호 발생 회로는 상기 초기 안정화 신호(PUPB2)에 의해 정상 레벨의 내부전원(VINT)이 발생하기 전에 액세스된 불안정한 상태에서의 입력은 리셋이 가능하지만, 상기 초기 안정화 신호(PUPB2)가 발생하기 이전의 구간(0 ~ tb)에서 상기 초기 안정화 신호(PUPB2)가 '로우'레벨을 유지하고 있으므로, 이에 따른 불안정한 상태는 여전히 존재하여 래치-업 등 과도 전류의 발생을 유발할 수 있는 문제점이 있었다.
이와 같은 문제점을 해결하기 위하여 본 발명은 외부 전원 감지 신호 및 내부 전원 감지 신호를 모두 이용하여 내부 전원 전압 레벨이 정상 레벨이 되기 전의 구간에서는 외부로부터의 액세스를 막을 수 있는 초기 안정화 신호를 발생시키는 초기 안정화 신호 발생 회로를 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위하여 본 발명은 외부로부터 공급되는 외부 전원 전압 레벨을 감지하여 소정의 전압 레벨이 감지되면 외부 전원 감지 신호를 발생시키는 외부 전원 전압 레벨 감지부와; 내부 전원 전압 레벨을 감지하여 소정의 전압 레벨이 감지되면 내부 전원 감지 신호를 발생시키는 내부 전원 전압 레벨 감지부; 및 상기 내부 및 외부 전원 감지 신호를 입력받아 상기 내부 전원 감지 신호의 폴링 엣지(falling edge)에서 '로우' 레벨의 초기 안정화 신호를 발생시키는 초기 안정화 신호 발생부;를 포함하여 구성된다.
도 1은 종래 반도체 메모리의 초기 안정화 신호 발생 파형도를 개략적으로 도시한 도면으로서,
도 1a는 외부 전원 전압 레벨을 감지하여 발생되는 초기 안정화 신호의 발생 파형도이고,
도 1b는 내부 전원 전압 레벨을 감지하여 발생되는 초기 안정화 신호의 발생 파형도.
도 2는 본 발명에 의한 초기 안정화 신호 발생 회로를 개략적으로 도시한 블록도.
도 3은 상기 도 2에서의 초기 안정화 신호 발생부(300)의 실시예를 보다 상세히 도시한 회로도.
도 4는 상기 초기 안정화 신호 발생부(300)의 각 노드에서 발생되는 신호들의 동작 타이밍도.
도 5는 본 발명에 의한 초기 안정화 신호의 개략 파형도.
***** 도면의주요부분에대한부호설명*****
100 : 외부 전원 전압 레벨 감지부 200 : 내부 전원 전압 레벨 감지부
300 : 초기 안정화 신호 발생부 310 : 신호 입력부
320 : 래치부 330 : 트리거부
340 : 버퍼부 350 : 신호 출력부
311, 351 : 노아 게이트 312, 331, 341, 342, 352 : 인버터
321, 322, 333 : 낸드 게이트 332 : 신호 지연부
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도 2는 본 발명에 의한 초기 안정화 신호 발생 회로를 개략적으로 도시한 블록도로서, 이에 도시된 바와 같이, 본 발명은 외부로부터 공급되는 외부 전원 전압 레벨(VDD)을 감지하여 소정의 전압 레벨이 감지되면 외부 전원 감지 신호(PUPB1)를 발생시키는 외부 전원 전압 레벨 감지부(100)와; 내부 전원 전압 레벨(VINT)을 감지하여 소정의 전압 레벨이 감지되면 내부 전원 감지 신호(PUPB2)를 발생시키는 내부 전원전압 레벨 감지부(200); 및 상기 내부 및 외부 전원 감지 신호(PUPB1, PUPB2)를 입력받아 상기 내부 전원 감지 신호(PUPB2)의 폴링 엣지에서 '로우' 레벨의 초기 안정화 신호(SETB)를 발생시키는 초기 안정화 신호 발생부(300);로 구성된다.
여기서, 본 발명의 실시예에 따른 상기 초기 안정화신호 발생부(300)의 상세회로를 도 3에 도시하였다.
이에 도시한 바와 같이, 상기 초기 안정화 신호 발생부(300)는 외부 전원 감지 신호(PUPB1) 및 내부 전원 감지 신호(PUPB2)를 입력받아 상기 외부 전원 감지 신호(PUPB1)와 상반된 위상을 갖는 신호(INV1)를 출력하는 신호 입력부(310)와; 상기 신호 입력부(310)로부터 인가된 신호(INV1)를 소정 시간동안 래치하는 래치부(320)와; 상기 내부 전원 감지 신호(PUPB2)와 이의 지연신호(DEL)를 이용하여 상기 래치부(320)의 트리거신호(TRIG)를 발생시키는 트리거부(330)와; 상기 트리거부(330)의 출력신호(TRIG)를 버퍼링하여 상기 래치부(320)로 출력하는 버퍼부(340); 및 상기 래치부(320)의 출력신호(ND1)와 내부 전원 감지 신호(PUPB2)를 입력받아 상기 내부 전원 감지 신호(PUPB2)의 폴링 엣지에서 '로우' 레벨의 초기 안정화 신호(SETB)를 출력하는 신호 출력부(350);로 구성된다.
여기서, 상기 신호 입력부(310)는 상기 외부 전원 감지 신호(PUPB1)의 반전 신호(PUPB1inv)와 내부 전원 감지 신호(PUPB2)를 노아링(NORing)하는 노아 게이트(311), 및 상기 노아 게이트(311)의 출력 신호(NR1)를 반전시키는 인버터(312)로 구성된다.
그리고, 상기 래치부(320)는 상기 신호 입력부(310)의 출력 신호(INV1)와 제 2 낸드 게이트(322)의 출력 신호(ND2)를 낸딩하는 제 1 낸드 게이트(321), 및 상기 버퍼부(340)의 출력 신호(INV4)와 상기 제 1 낸드 게이트(321)의 출력 신호(ND1)를 낸딩하는 제 2 낸드 게이트(322)로 구성된다.
또한, 상기 트리거부(330)는 상기 내부 전원 감지 신호(PUPB2)를 반전시키는 인버터(331)와, 상기 인버터(331)의 출력 신호(INV2)를 소정 시간 지연시키는 신호 지연부(332), 및 상기 신호 지연부(332)의 출력 신호(DEL)와 상기 내부 전원 감지 신호(PUPB2)를 낸딩(NANDing)하는 낸드 게이트(333)로 구성된다.
그리고, 상기 버퍼부(340) 상기 트리거부(330)의 출력 신호(TRIG)를 순차 반전시키는 제 1 및 제 2 인버터(341, 342)로 구성된다.
또한, 상기 신호 출력부(350)는 상기 래치부(320)의 출력 신호(ND1)와 상기 내부 전원 감지 신호(PUPB2)를 노아링하는 노아 게이트(351), 및 상기 노아 게이트(351)의 출력 신호(NR2)를 반전하는 인버터(352)로 구성된다.
도 4는 상기 도 3의 각 노드에서 발생되는 신호들의 파형도이고, 도 5은 본 발명의 실시예에 따른 초기 안정화신호의 발생 파형도를 간략하게 도시한 도면이다.
이와 같이 구성되는 본 발명의 실시예에 따른 초기 안정화 신호 발생 회로의 동작과정을 상기 도면을 참조하여 상세히 설명한다.
먼저, 외부 전원 전압 레벨 감지부(100)는 외부로부터 공급되는 외부 전원 전압 레벨(VDD)을 감지하여 상기 전압 레벨이 소정 레벨이 되는 시점(Ta)에서 '로우' 레벨의 외부 전원 감지 신호(PUPB1)를 발생시킨다.
한편, 내부 전원 전압 레벨 감지부(200)는 상기 외부 전원 전압(VDD)이 강압되어 발생되는 내부 전원 전압(VINT)을 감지하여 상기 전압 레벨이 소정 레벨이 되는 시점(Tb)에서 '하이' 레벨의 내부 전원 감지 신호(PUPB2)를 소정 시간동안(Tb~Td) 발생시킨다.
이와 같은 외부 전원 감지 신호(PUPB1) 및 내부 전원 감지 신호(PUPB2)가 초기 안정화 신호 발생부(300)에 인가되어 이에 따라 초기 안정화 신호(SETB)가 발생되는데, 상기 초기 안정화 신호 발생부(300)의 동작 과정을 각 신호들이 천이되는 시점에 따라 구분하여 상세히 설명한다.
먼저, 상기 외부 전원 감지 신호(PUPB1)가 '하이' 레벨에서 '로우' 레벨로 액티브되는 시점(Ta)에서의 동작은 다음과 같다.
신호 입력부(310)의 노아게 이트(311)에는 상기 외부 전원 감지 신호(PUPB1)의 반전 신호(PUPB1inv)와 내부 전원 감지 신호(PUPB2)가 인가되는데, 상기 외부 전원 감지 신호(PUPB1)가 '로우' 레벨로 천이되는 시점(Ta)에서 이의 반전 신호(PUPB1inv)는 '로우' 레벨에서 '하이' 레벨로 천이되고, 이때 내부 전원 감지 신호(PUPB2)는 '로우' 레벨을 유지하고 있으므로, 상기 노아 게이트(311)는 '로우' 레벨의 신호(NR1)를 출력한다. 그리고, 상기 노아게이트(311)의 출력 신호(NR1)는 인버터(312)에 의해 반전되어 '하이' 레벨의 신호(INV1)가 래치부(320)의 제 1 낸드게이트(321)에 인가된다.
한편, 상기 '로우' 레벨의 내부 전원 감지 신호(PUPB2)는 트리거부(330)의 인버터(331)에 의해 '하이' 레벨로 반전되고, 신호 지연부(332)에 의해 소정 시간 지연되어 낸드 게이트(333)에 인가된다.
그러면, 상기 낸드 게이트(333)는 상기 신호 지연부(332)로부터 출력된 '하이' 레벨의 출력 신호(DEL)와 '로우' 레벨의 내부 전원 감지 신호(PUPB2)를 낸딩하여 '하이' 레벨의 신호(TRIG)를 출력하고, 상기 신호(TRIG)는 버퍼부(340)의 제 1 및 제 2 인버터(341, 342)를 거쳐 순차 반전되어 상기 래치부(320)의 제 2 낸드 게이트(322)에 인가된다.
한편, 상기 래치부(320)는 상기 외부 전원 감지 신호(PUPB1)가 액티브되기 이전의 상태, 즉 0 ~ Ta구간에서, 상기 제 1 낸드 게이트(321)에는 '로우' 레벨 신호(INV1)가 인가되고 제 2 낸드 게이트(322)에는 '하이' 레벨의 신호(INV4)가 인가되므로, 상기 제 1 낸드 게이트(321)의 출력측 노드(D) 는 '하이' 레벨이 된다.
그리고, 상기 외부 전원 감지 신호(PUPB1)가 '로우' 레벨로 액티브 되는 시점(Ta)에서, 상기 제 1 낸드 게이트(321)의 입력 신호(INV1)는 '하이' 레벨로 천이되고, 이때 상기 제 2 낸드 게이트(322)에는 여전히 '하이' 레벨의 신호가 인가되므로, 상기 노드(D)는 '하이'레벨을 계속 유지한다.
이와 같이 상기 래치부(320)로부터 인가되는 '하이' 레벨의 신호(ND1)가 신호 출력부(350)의 노아 게이트(351)에 인가되면, 상기 노아 게이트(351)는 타측 입력 단자로 인가되는 '로우' 레벨의 내부 전원 감지 신호(PUPB2)와 상기 래치부(320)의 출력신호를 노아링하여 '로우' 레벨의 신호(NR2)를 출력하고, 상기 신호(NR2)는 인버터(352)에 의해 반전되어 최종적으로 '하이' 레벨 신호가 출력되므로, 이 구간에서 외부소자로부터의 액세스를 방지한다.
이후, 상기 내부 전원 감지 신호(PUPB2)가 '하이' 레벨로 천이되는 시점(Tb)에서의 동작을 설명하면 다음과 같다.
상기 내부 전원 감지 신호(PUPB2)가 '로우' 레벨에서 '하이' 레벨로 천이되면, 상기 신호 입력부(310)의 출력 신호(INV1)는 여전히 '하이' 레벨을 유지하는 한편, 상기 트리거부(330)의 인버터(331)는 상기 '하이' 레벨의 내부 전원 감지 신호(PUPB2)를 반전하여 '로우' 레벨의 신호(INV2)를 출력하고, 신호 지연부(332)는 상기 신호(INV2)를 소정시간 지연시켜 도 4의 a와 같이 소정의 지연시간(Delay) 후에 '로우' 레벨로 천이되는 지연 신호(DEL)를 출력한다.
그러면, 상기 지연 신호(DEL)와 내부 전원 감지 신호(PUPB2)를 인가받은 낸드 게이트(333)는 이를 낸딩하여, 상기 내부 전원 감지 신호(PUPB2)가 '하이'로 천이되는 시점(Tb)부터 상기 지연 신호(DEL)가 '로우' 레벨로 천이되는 시점(Tc)까지 '로우' 레벨의 트리거 신호(TRIG)를 발생시킨다.
이와 같이 발생된 '로우' 레벨의 트리거 신호(TRIG)가 버퍼부(340)를 거쳐 상기 래치부(322)의 제 2 낸드 게이트(322)에 인가되면, 상기 제 2 낸드 게이트(322)의 출력측 노드(C)는 '하이' 레벨로 천이되고, 이에 따라 상기 제 1 낸드 게이트의 출력측 노드(D)는 '로우'레벨로 천이된다.
이와 같은 상기 래치부(320)의 '로우'레벨의 출력신호(ND1)가 신호 출력부(350)의 노아 게이트(351)에 인가되면, 상기 노아 게이트(351)는 상기 래치부(320)로부터 출력된 '로우' 레벨의 신호(ND1)와 '하이' 레벨의 내부 전원 감지 신호(PUPB2)를 노아링하여 '로우'레벨의 신호(NR2)를 출력하므로 인버터(352)를 거친 최종 출력신호는 여전히 '하이' 레벨을 유지한다.
이후, 상기 내부 전원 감지 신호(PUPB2)가 '하이' 레벨에서 '로우' 레벨로 다시 천이되는 시점(Tc)에서, 상기 신호 출력부(350)의 노아 게이트(351)의 출력 신호(NR2)는 '하이' 레벨로 천이되고, 상기 신호(NR2)가 인버터(352)에 의해 반전되어 '로우'레벨의 초기 안정화 신호(SETB)가 발생된다.
다시 말하면, 상기 내부 전원 감지 신호(PUPB2)의 폴링 엣지(Tc)에서 상기 초기 안정화 신로(SETB)가 '로우' 레벨로 액티브됨에 따라 이로부터 내부회로의 정상동작이 수행되는 것이다.
상술한 바와 같이, 본 발명은 외부 전원 및 내부 전원이 모두 정상 레벨이 되기 전까지는 외부 소자로부터의 액세스를 방지하여 내부 노드의 불안정한 상태로 인한 랫치업 등 과도전류의 발생과 내부 회로의 불안한 동작을 방지할 수 있는 효과가 있다.

Claims (8)

  1. 외부로부터 공급되는 외부 전원 전압 레벨을 감지하여 소정의 전압 레벨이 감지되면 외부 전원 감지 신호를 발생시키는 외부 전원 전압 레벨 감지부와;
    내부 전원 전압 레벨을 감지하여 소정의 전압 레벨이 감지되면 내부 전원 감지 신호를 발생시키는 내부 전원전압 레벨 감지부; 및
    상기 내부 및 외부 전원 감지 신호를 입력받아 상기 내부 전원 감지 신호의 폴링 엣지에서 '로우' 레벨의 초기 안정화 신호를 발생시키는 초기 안정화 신호 발생부;를 포함하여 구성되는 것을 특징으로 하는 반도체 메모리의 초기 안정화 신호 발생 회로.
  2. 제 1항에 있어서, 상기 초기 안정화 신호 발생부는 외부 전원 감지 신호 및 내부 전원 감지 신호를 입력받아 상기 외부 전원 감지 신호와 상반된 위상을 갖는 신호를 출력하는 신호 입력부와;
    상기 신호 입력부로부터 인가된 신호를 소정 시간동안 래치하는 래치부와;
    상기 내부 전원 감지 신호와 이의 지연신호를 이용하여 상기 래치부의 트리거신호를 발생시키는 트리거부와;
    상기 래치부의 출력신호와 내부 전원 감지 신호를 입력받아 상기 내부 전원 감지 신호의 폴링 엣지에서 '로우' 레벨의 초기 안정화 신호를 출력하는 신호 출력부;를 포함하여 구성되는 것을 특징으로 하는 반도체 메모리의 초기 안정화 신호 발생 회로.
  3. 제 2항에 있어서, 상기 신호입력부는 상기 외부 전원 감지 신호의 반전 신호와 내부 전원 감지 신호를 노아링하는 노아 게이트; 및
    상기 노아 게이트의 출력 신호를 반전시키는 인버터로 구성되는 것을 특징으로 하는 반도체 메모리의 초기 안정화 신호 발생 회로.
  4. 제 2항에 있어서, 상기 래치부는 상기 신호 입력부의 출력 신호와 제 2 낸드 게이트의 출력 신호를 낸딩하는 제 1 낸드 게이트; 및
    상기 트리거부의 트리거신호와 상기 제 1 낸드 게이트의 출력 신호를 낸딩하는 제 2 낸드 게이트로 구성되는 것을 특징으로 하는 반도체 메모리의 초기 안정화 신호 발생 회로.
  5. 제 2항에 있어서, 상기 트리거부는 상기 내부 전원 감지 신호를 반전시키는 인버터와;
    상기 인버터의 출력 신호를 소정 시간 지연시키는 신호 지연부; 및
    상기 신호 지연부의 출력 신호와 상기 내부 전원 감지 신호를 낸딩하는 낸드 게이트로 구성되는 것을 특징으로 하는 반도체 메모리의 초기 안정화 신호 발생 회로.
  6. 제 2항에 있어서, 상기 신호 출력부는 상기 래치부의 출력 신호와 상기 내부 전원 감지 신호를 노아링하는 노아 게이트; 및
    상기 노아 게이트의 출력 신호를 반전하는 인버터로 구성되는 것을 특징으로 하는 반도체 메모리의 초기 안정화 신호 발생 회로.
  7. 제 2항에 있어서, 상기 트리거부의 출력 신호를 버퍼링하여 상기 래치부로 출력하는 버퍼부를 더 포함하여 구성되는 것을 특징으로 하는 반도체 메모리의 초기 안정화 신호 발생 회로.
  8. 제 7항에 있어서, 상기 버퍼부는
    상기 트리거부의 출력 신호를 순차 반전시키는 제 1 및 제 2 인버터로 구성되는 것을 특징으로 하는 초기 안정화 신호 발생 회로.
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