KR0144409B1 - 칼럼 어드레스 스트로브 신호 래치 업 방지회로 - Google Patents
칼럼 어드레스 스트로브 신호 래치 업 방지회로Info
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Abstract
본 발명의 칼럼 어드레스 스트로브 신호 래치-업 방치회로는 메모리 장치에 사용되어 외부로 부터 파우어가 인가되는 순간에 발생할 수 있는 래치-업 현상을 방지한다. 이를 위하여 상기 래치-업 방지회로는 외부로 부터의 칼럼 어드레스 스트로브 신호를 스위치하는 제어용 스위치수단과, 메모리 장치의 전원 안정화 신호 및 외부로 부터의 로우 어드레스 스트로브 신호를 입력하여 상기 제어용 스위치 수단쪽으로 제어신호를 공급하는 제어신호발생수단을 구비한다.
Description
제1도는 종래의 CASB신호의 입력회로의 회로도.
제2도는 본 발명의 실시예에 따른 래치업 방지회로의 회로도.
제3도는 제2도에 도시된 회로의 입.출력파형도.
*도면의 주요부분에 대한 부호의 설명
100:제어신호발생회로 200:CASB신호입력회로
110:에지검출부 120:논리조합부
114:펄스발생부 210:CASB버퍼
220:제어용 스위치부
본 발명은 반도체 장치의 래치-업 방지회로에 관한 것으로, 특히 외부에서 반도체 장치에 파우어를 인가하였을 때 칼럼 어드레스 스트로브 신호에 의하여 발생할 수 있는 래치-업 현상을 방지하기 위한 칼럼 어드레스 스트로브 신호 래치-업 방지회로에 관한 것이다.
통상의 디램(DRAM), 피에스램(PSRAM), 캐쉬 램(CACHE RAM)등과 같은 반도체메모리 장치의 기판전압(Vbb )는 외부에서 파우어를 인가받아서 안정된 전압레벨에 도달하기까지는 일정한 시간을 요구한다. 그러나, 메모리 장치가 안정한 전압레벨에 도달하기 이전의 시간에 메모리 장치의 내부 및 외부에서 어드레스 스트로브 신호(address strobe signal)와 같은 트리거 신호(trigger signal)가 발생한다면 상기 메모리 장치는 고유의 성질을 상실하거나 파괴될 수 있는 문제점이 있다.
이상과 같은 문제점을 제거하기 위하여, 일반적인 메모리 소자는 상기 메모리 소자의 기판전압(Vbb)가 안정된 전압레벨에 도달한 순간을 감지하는 감지회로를 구비하며, 어드레스 스트로브 신호중 로우 어드레스 스트로브 신호가 상기 감지회로의 제어를 받게 한다. 그러나, 상기 일반적인 메모리장치는 메모리 장치의 기판전압(Vbb)가 안정된 전압레벨을 도달하기 전에 액티브 상태인 칼럼 어드레스 스트로브 신호가 입력되어 상기 메모리 장치가 고유의 성질을 상실하거나 파괴될 수 있는 문제점이 발생하였다.
실예로 제1도에 도시된 통상의 메모리 장치의 반전된 칼럼 어드레스 스트로브 신호(이하, CASB신호)의 입력회로를 살펴보자.
제1도에 도시된 바와 같이 상기 CASB신호의 입력회로는 외부로 부터의 CASB신호를 입력하여 완충하기 위한 CASB버퍼(10)을 구비한다.
상기 CASB버퍼(10)은 인버터(12)로 구성되며, 인버터(20,30)을 경유하여 외부로 부터의 CASB신호를 CAS신호와 은 논리의 신호로 메모리 소자의 데이터 출력 버퍼(도시하지 않음)쪽으로 출력한다.
그러나, 상기 CASB버퍼(12)에, 외부로 부터의 CASB신호가 제3A도와 같은 파우어 신호의 전압레벨을 따르지 않고 제3B도와 같이 파우어가 인가된 순간에서 일정기간 동안에 액티브 상태인 제2전원전압(Vss)와 같은 레벨로 고정되어 입력된다면, 메모리 장치의 기판전압(Vbb)가 안정된 전압레벨에 도달하기 전의 시간영역인 제3D도의 영역(B)에서 상기 CASB신호가 메모리 장치의 내부회로를 구동하여 메모리 장치의 고유성질을 상실하거나 파괴되는 래치-업 현상이 발생시킬 수 있다.
따라서, 본 발명의 목적은 외부로 부터의 CASB신호가, 파우어가 인가된 순간에서 일정기간 동안에 액티브 상태인 제2전원전압(Vss)와 같은 레벨로 고정되어 입력되도록 프로그램된 상기 경우와 같이, CASB신호에 의하여 발생할 수 있는 래치-업 현상을 방지하여 메모리 소자의 안정성과 신뢰성을 보장하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 CAS신호 래치-업 방지회로는 외부로 부터의 칼럼 어드레스 스트로브 신호를 스위치하는 제어용 스위치수단과, 메모리 장치의 전원 안정화 신호 및 외부로 부터의 로우 어드레스 스트로브 신호를 입력하여 상기 제어용 스위치 수단쪽으로 제어신호를 공급하는 제어신호발생수단을 구비한다.
이하, 본 발명을 첨부한 도면을 참조하여 상세히 설명하기로 한다.
제2도는 본 발명의 실시예에 따른 CASB신호 래치-업 방지회로도로서, 외부로부터 CASB신호를 입력하는 CASB신호입력회로(200)과, 외부로 부터의 RASB신호 및 매모리 장치의 전원 안정화 신호를 입력하여 상기 CASB신호입력회로(200)쪽으로 제어신호를 출력하는 제어신호발생회로(100)을 구비한다.
상기 제어신호발생회로(100)은 외부로부터 RASB신호를 입력하는 에지검출부(110)과, 상기 에지검출부(110)으로 부터의 신호 및 외부로부터 메모리 소자의 기판전압(Vbb)가 안정된 전압레벨에 도달시 액티브되는 제3D도와 같은 신호를 입력하여 상기 CASB신호입력회로(200)쪽으로 출력하는 논리조합부(120)을 포함한다.
상기 에지검출부(110)은, 외부로 부터의 RASB신호를 입력하는 NOR게이트(113)과, 상기 NOR게이트(113)으로 부터의 신호를 입력받아 일정한 폭의 펄스를 발생하는 펄스발생부(114)를 포함한다.
상기 NOR게이트(113)은 외부로 부터 입력라인(112)를 경유하여 입력되는 제3B도와 같은 RASB신호가 로우레벨에서 하이레벨로 변하는 라이징 에지(RIGING EDGE)에서 하이논리의 신호를 상기 펄스발생부(114)쪽으로 출력한다.
상기 펄스발생부(114)는 상기 NOR게이트(113)으로 부터의 신호를 입력하여 지연 및 반전동작을 하는 인버터(115,116,117)과, 상기 NOR게이트(113)과 상기 인버터(115,116,117)로 부터의 신호를 각각 입력하여 논리조합하는 NOR게이트(118)을 포함한다. 상기 NOR게이트(118)은 상기 인버터(115,116,117)에 의하여 지연된 만큼의 폭을 갖는 하이레벨의 신호를 상기 논리조합부(120)쪽으로 출력한다.
따라서, 상기 에지검출부(110)은 외부로 부터의 RASB신호가 인액티브되는 에지를 검출하여 상기 에지가 발생하는 순간에 액티브되는 제3C도와 같은 신호를 상기 논리조합부(120)쪽으로 공급한다.
상기 논리조합부(120)은 상기 에지검출부(110)으로 부터의 신호 및 외부로부터 메모리 소자의 기판전압(Vbb)가 안정된 전압레벨에 도달시 액티브되는 제3D도와 같은 전원안정화 신호를 입력하는 NAND게이트(123)과 상기 NAND게이트(123)으로 부터의 신호의 제1논리상태를 출력라인쪽으로 래치하기 위한 래치부(124)를 구비한다.
상기 NAND게이트(123)은 입력라인(121)과 인버터(122)를 경유한 외부로 부터의 로우레벨의 신호 및 상기 에지검출부(110)으로 부터의 일정폭의 하이레벨의 신호가 입력될시 로우레벨의 신호를 상기 래치부(124)쪽으로 출력한다. 상기 래치부(124)는 통상적인 S-R래치회로로서, NAND게이트(125)와 NAND게이트(126)으로 구성된다. 상기 래치부(124)는, 상기 NAND게이트(123)으로 부터의 로우논리의 신호를 래치하여 하이논리의 신호를 출력라인(127)쪽으로 공급하며 또, 상기 NOR게이트(113)으로 귀환함으로써, 상기 NOR게이트(113)의 입력라인(112)에 인가되는 RASB신호의 논리상태와 무관하게 상기 래치부(124)로 부터의 하이논리 상태를 계속유지하게 한다.
따라서, 상기 논리조합부(120)은 메모리 장치의 기판전압(Vbb)가 안정된 전압레벨에 도달한 시간영역 및 외부로부터 입력된 RASB신호가 인에이블되는 에지에서 제3E도와 같은 제어신호를 상기 CASB신호 입력회로(200)쪽으로 출력한다.
상기 CASB신호 입력회로(200)은 외부에서 입력된 CASB신호를 완충하는 CASB버퍼(210)과, 상기 제어신호발생회로(100)으로 부터의 제어신호에 따라 상기 CASB버퍼(210)의 출력신호를 스위치하는 제어용 스위치부(220)을 구비한다.
상기 CASB버퍼(210)는 인버터를 포함하며, 상기 인버터(212)를 경유하여 외부로 부터의 제3B도와 같은 CASB신호를 완충하여 상기 제어용 스위치부(220)쪽으로 공급한다.
상기 제어용 스위치부(220)은 NAND게이트(221)을 구비하며, 상기 NAND게이트(221)은 상기 제어신호발생회로(100)으로부터 하이레벨의 신호가 인가될시 상기 완충회로(210)으로 부터의 신호를 출력라인(230)쪽으로 출력한다.
따라서, 상기 CASB신호의 입력회로는 상기 제어신호발생회로(100)으로 부터의 신호에 따라 상기 CASB신호를 출력라인(230)쪽으로 출력한다.
상술한 바와 같이, 본 발명의 CASB신호 래치-업 방지회로는 외부로 부터의 첫 번째 RASB신호가 인액티브된 후에 CASB신호가 액티브되도록 함으로써, 외부에서 파우어가 인가된 순간에 CASB신호에 의하여 발생할 수 있는 래치-업 현상을 제거하여 메모리 장치의 신뢰성을 향상시킨다.
Claims (8)
- 외부로 부터의 칼럼 어드레스 스트로브 신호를 스위치하는 제1제어용 스위치 수단과, 메모리 장치의 전원 안정화 신호 및 외부로 부터의 로우 어드레스 스트로브 신호를 입력하여 상기 제1제어용 스위치 수단쪽으로 제어신호를 공급하는 제어신호발생수단을 구비한 것을 특징으로 하는 칼럼 어드레스 스트로브 신호 래치-업 방지회로.
- 제1항에 있어서, 상기 제어신호발생수단이, 로우 어드레스 스트로브 신호가 인액티브되는 에지를 검출하는 에지검출수단과, 상기 에지검출수단으로 부터의 신호 및 반도체 메모리 장치의 전원 안정화 신호를 논리조합하는 제1논리조합수단을 구비한 것을 특징으로 하는 칼럼 어드레스 스트로브 신호 래치-업 방지회로.
- 제2항에 있어서, 상기 에지검출수단이, 상기 로우 어드레스 스트로브 신호를 지연시키는 지연라인과, 상기 에지검출수단으로 부터의 신호 및 상기 지연라인으로 부터의 신호를 논리조합하는 제2논리조합수단을 구비한 것을 특징으로 하는 칼럼 어드레스 스트로브 신호 래치-업 방지회로.
- 제3항에 있어서, 상기 논리조합수단의 출력에 의하여 상기 로우 어드레스 스트로브 신호를 상기 지연라인 및 제2논리조합수단쪽으로 전송하는 제2제어용 스위치수단을 추가로 구비한 것을 특징으로 하는 칼럼 어드레스 스트로브 신호 래치-업 방지회로.
- 제4항에 있어서, 상기 제2제어용 스위치수단이 NOR게이트를 포함하는 것을 특징으로 하는 칼럼 어드레스 스트로브 신호 래치-업 방지회로.
- 제3항에 있어서, 상기 제2논리조합수단이 NOR게이트를 포함하는 것을 특징으로 하는 칼럼 어드레스 스트로브 신호 래치-업 방지회로.
- 제2항에 있어서, 상기 제1논리조합수단이 NAND게이트를 포함하는 것을 특징으로 하는 칼럼 어드레스 스트로브 신호 래치-업 방지회로.
- 제1항에 있어서, 상기 제1제어용 스위치수단이 NAND게이트를 포함하는 것을 특징으로 하는 칼럼 어드레스 스트로브 신호 래치-업 방지회로.
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