JPH02278363A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH02278363A JPH02278363A JP1100402A JP10040289A JPH02278363A JP H02278363 A JPH02278363 A JP H02278363A JP 1100402 A JP1100402 A JP 1100402A JP 10040289 A JP10040289 A JP 10040289A JP H02278363 A JPH02278363 A JP H02278363A
- Authority
- JP
- Japan
- Prior art keywords
- control signal
- bus
- bus cycle
- control
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004913 activation Effects 0.000 claims description 2
- 230000002093 peripheral effect Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプロセッサ、特に、周辺装置に低速な
ものを用いるマイクロプロセッサに関する。
ものを用いるマイクロプロセッサに関する。
従来のマイクロプロセッサは、低速な周辺装置にアクセ
スする場合には、ソフトウェアによりアクセスの間隔を
作っていた。
スする場合には、ソフトウェアによりアクセスの間隔を
作っていた。
上述した従来のマイクロプロセッサは、ソフトウェアに
よりアクセスの間隔を作るため、ソフトウェア設計者が
そのソフトウェアの対称となるハードウェア・システム
の詳細を知る必要があるという欠点があった。
よりアクセスの間隔を作るため、ソフトウェア設計者が
そのソフトウェアの対称となるハードウェア・システム
の詳細を知る必要があるという欠点があった。
本発明のマイクロプロセッサは、少なくとも一つ以上の
端子を有し、該入力端子の状態でバスサイクル中の制御
信号の活性タイミングを決定する回路とを含んで構成さ
れる。
端子を有し、該入力端子の状態でバスサイクル中の制御
信号の活性タイミングを決定する回路とを含んで構成さ
れる。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の第1の実施例を示すブロック図である
。
。
第1図に示すマイクロプロセッサは、出力信号の一部を
遅延させる制御回路と、前記制御回路を動作させるため
の入力端子とをとを含んで構成される。
遅延させる制御回路と、前記制御回路を動作させるため
の入力端子とをとを含んで構成される。
第1図に示すマイクロプロセッサは、CPUIと、アド
レスバス2と、データバス3と、CPU1から出力され
る制御信号5をコントロールするコントロール回路6と
を含んで構成される。
レスバス2と、データバス3と、CPU1から出力され
る制御信号5をコントロールするコントロール回路6と
を含んで構成される。
本構成によれば、アクセス間隔制御人カフを用いて、C
PUIのバスサイクルを延長しつつ、制御信号コントロ
ール回路6を用いて、周辺機器に対する制御信号をイン
・アクティブ状愈とすることが可能である。
PUIのバスサイクルを延長しつつ、制御信号コントロ
ール回路6を用いて、周辺機器に対する制御信号をイン
・アクティブ状愈とすることが可能である。
また、従来性なわれていた、単純なバスサイクルの延長
も、バスサイクル延長制御人力8からCPUIへ入力す
ることで可能である。
も、バスサイクル延長制御人力8からCPUIへ入力す
ることで可能である。
よって、従来の制御ばかりでなく、バスサイクルの間に
任意の時間の制御信号を出力されない期間を作り出すこ
とができる9 第1図は本発明の第2の実施例を示すブロック図である
。
任意の時間の制御信号を出力されない期間を作り出すこ
とができる9 第1図は本発明の第2の実施例を示すブロック図である
。
CPUIは、バス制御信号9の入力によってバスサイク
ルを延長する。
ルを延長する。
この際、アドレス信号2およびデータ信号3は変化しな
い。
い。
バス制御信号発生回路6はCPU 1からの内部バス制
御信号からバス制御信号15を生成する。
御信号からバス制御信号15を生成する。
この構成によると、アクセス間隔制御信号7の入力によ
って、次のバスサイクルのバス制御信号を延長する。
って、次のバスサイクルのバス制御信号を延長する。
この時、CPUIのバス関連の動作は、タイミング調停
回路20を介して、バスサイクルを延長して、−時停止
する そして、アクセス間隔制御信号7の入力が終ると、バス
制御信号発生回路16によりバス制御信号を発生する。
回路20を介して、バスサイクルを延長して、−時停止
する そして、アクセス間隔制御信号7の入力が終ると、バス
制御信号発生回路16によりバス制御信号を発生する。
また、タイミング調停回路20より、バスサイクルの延
長を終了する。
長を終了する。
第1の実施例が、あるバスサイクルの後ろに間隔を加え
るのに対し、第2の実施例では次のバスサイクルを延長
するため、バス間隔制御信号をサンプルを遅くすること
が可能であるという利点がある。
るのに対し、第2の実施例では次のバスサイクルを延長
するため、バス間隔制御信号をサンプルを遅くすること
が可能であるという利点がある。
本発明のマイクロプロセッサは、外部よりアクセス間隔
制御信号を入力することにより、ハードウェアによって
、周辺機器に連続してアクセスする際の最短間隔を任意
に設定可能であるという効果がある。
制御信号を入力することにより、ハードウェアによって
、周辺機器に連続してアクセスする際の最短間隔を任意
に設定可能であるという効果がある。
第1図は本発明の第1の実施例を示すブロック図、第2
図は本発明の第2の実施例を示すブロック図である。 1・・・・・・CPU、2・・・・・・アドレス信号バ
ス、3・・・・・データ信号バス、4・・・・・・内部
バス制御信号、5・・・・・・バス制御信号、6・・・
・・・バス制御信号コントロール路、7・・・・・・ア
クセス間隔制御信号、8・・・・・・バスサイクル延長
制御信号、9・・・・・・内部バスサイクル延長制御信
号。 代理人 弁理士 内 原 晋 CF)1.、I アドレス1′g号l\°°ズ デ°−フ@引)ズ 内部・I〜゛ス・i′賦償号 り°゛ズ・冑]佃イ五号 1゛ズ 搗り=Ii’ff1−弓°コ〕トロールロ墓さ
アクVズ間隔冑]御介P号 1°ズ・ユイフル・迂長代梵「侶号 丙右ドIV’2・ティクル・署長i4i′膚悟“ツ¥
1 図
図は本発明の第2の実施例を示すブロック図である。 1・・・・・・CPU、2・・・・・・アドレス信号バ
ス、3・・・・・データ信号バス、4・・・・・・内部
バス制御信号、5・・・・・・バス制御信号、6・・・
・・・バス制御信号コントロール路、7・・・・・・ア
クセス間隔制御信号、8・・・・・・バスサイクル延長
制御信号、9・・・・・・内部バスサイクル延長制御信
号。 代理人 弁理士 内 原 晋 CF)1.、I アドレス1′g号l\°°ズ デ°−フ@引)ズ 内部・I〜゛ス・i′賦償号 り°゛ズ・冑]佃イ五号 1゛ズ 搗り=Ii’ff1−弓°コ〕トロールロ墓さ
アクVズ間隔冑]御介P号 1°ズ・ユイフル・迂長代梵「侶号 丙右ドIV’2・ティクル・署長i4i′膚悟“ツ¥
1 図
Claims (1)
- 少なくとも一つ以上の端子を有し、該入力端子の状態で
バスサイクル中の制御信号の活性タイミングを決定する
回路を含むことを特徴とするマイクロプロセッサ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1100402A JPH02278363A (ja) | 1989-04-19 | 1989-04-19 | マイクロプロセッサ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1100402A JPH02278363A (ja) | 1989-04-19 | 1989-04-19 | マイクロプロセッサ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02278363A true JPH02278363A (ja) | 1990-11-14 |
Family
ID=14272990
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1100402A Pending JPH02278363A (ja) | 1989-04-19 | 1989-04-19 | マイクロプロセッサ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02278363A (ja) |
-
1989
- 1989-04-19 JP JP1100402A patent/JPH02278363A/ja active Pending
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