JPH01111342U - - Google Patents

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JPH01111342U
JPH01111342U JP404788U JP404788U JPH01111342U JP H01111342 U JPH01111342 U JP H01111342U JP 404788 U JP404788 U JP 404788U JP 404788 U JP404788 U JP 404788U JP H01111342 U JPH01111342 U JP H01111342U
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reciprocal
data bus
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【図面の簡単な説明】
第1図は本考案回路の一実施例を示す構成説明
図、第2図は本考案回路の作用説明用タイムチヤ
ート、第3図は従来回路の一例を示す構成説明図
である。 1……アドレスバス、2……データバス、3…
…デイジタル信号処理用素子、4……プログラム
メモリ、5……データメモリ、8……アドレスデ
コード回路、9……逆数変換テーブル、10……
テーブルアドレスレジスタ、11……データ出力
ゲート。

Claims (1)

    【実用新案登録請求の範囲】
  1. 外部にアドレスバス1とデータバス2を備え、
    内部に1マシンサイクルで処理ができる乗算器を
    有するデイジタル信号処理用素子3と、この素子
    3を作動させるためのプログラムメモリ4と、ア
    ドレスバス1及びデータバス2に接続され素子3
    による演算過程のデータを蓄えるデータメモリ5
    と、アドレスバス1に接続されデータメモリ5を
    選択作動するアドレスデコード回路8とを有する
    演算回路において、データバス2に接続されアド
    レスデコード回路8により選択作動されて、デー
    タバス2に出力されたデータを記憶し、このデー
    タによつて逆数変換テーブル9のアドレスを指定
    するテーブルアドレスレジスタ10と、このアド
    レスレジスタ10によつて指定されたアドレスに
    記憶されたデータを検索し逆数として出力する逆
    数変換テーブル9と、データバス2に接続され、
    アドレスデコード回路8により選択作動されて逆
    数を出力するデータ出力ゲート11とを具備せし
    めてなる演算回路。
JP404788U 1988-01-14 1988-01-14 Pending JPH01111342U (ja)

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JP404788U JPH01111342U (ja) 1988-01-14 1988-01-14

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JP404788U JPH01111342U (ja) 1988-01-14 1988-01-14

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JPH01111342U true JPH01111342U (ja) 1989-07-27

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ID=31206213

Family Applications (1)

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JP404788U Pending JPH01111342U (ja) 1988-01-14 1988-01-14

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59136849A (ja) * 1983-01-27 1984-08-06 Mitsubishi Electric Corp 除算装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59136849A (ja) * 1983-01-27 1984-08-06 Mitsubishi Electric Corp 除算装置

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