JPS63128435A - マイクロプロセツサシステム - Google Patents
マイクロプロセツサシステムInfo
- Publication number
- JPS63128435A JPS63128435A JP27594486A JP27594486A JPS63128435A JP S63128435 A JPS63128435 A JP S63128435A JP 27594486 A JP27594486 A JP 27594486A JP 27594486 A JP27594486 A JP 27594486A JP S63128435 A JPS63128435 A JP S63128435A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- microinstruction
- instruction code
- microprocessor system
- microinstructions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000013507 mapping Methods 0.000 claims abstract description 17
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプログラムで動作するマイクロザロセ
旬井ｔンフ÷入じ閉子ス− 〔従来の技術〕 従来、この種のマイクロプロセッサシステムでは、第２
図に示すように、インストラクションコードをマイクロ
命令にデコードするマツピングメモリ１４がＣＰＵ１７
に設けられ、ＩＰＬ制御回路（初期プログラムロード制
御回路）１２により外部記憶装置１１から読出されたイ
ンストラクションコードを保持しているインストラクシ
ョンメモリ１３からプログラムカウンタ１Ｂによりイン
ストラクションコードを読出し、このインストラクショ
ンコードをマツピングメモリ１４でデコードしてマイク
ロプログラムコードをＣｐｕ内部回路１５が得ていた。
旬井ｔンフ÷入じ閉子ス− 〔従来の技術〕 従来、この種のマイクロプロセッサシステムでは、第２
図に示すように、インストラクションコードをマイクロ
命令にデコードするマツピングメモリ１４がＣＰＵ１７
に設けられ、ＩＰＬ制御回路（初期プログラムロード制
御回路）１２により外部記憶装置１１から読出されたイ
ンストラクションコードを保持しているインストラクシ
ョンメモリ１３からプログラムカウンタ１Ｂによりイン
ストラクションコードを読出し、このインストラクショ
ンコードをマツピングメモリ１４でデコードしてマイク
ロプログラムコードをＣｐｕ内部回路１５が得ていた。
上述した従来のマイクロプロセッサシステムは、インス
トラクションメモリの出力をマツピングメモリでデコー
ドしてマイクロプロゲラムコ−ドを生成しているので、
ｌインストラクションを実行するためのサイクルタイム
はインストラクションメモリによるディレィとマツピン
グメモリによるディレィとの和になり、マイクロプロセ
ッサシステムの高速化が困難であるという欠点がある。
トラクションメモリの出力をマツピングメモリでデコー
ドしてマイクロプロゲラムコ−ドを生成しているので、
ｌインストラクションを実行するためのサイクルタイム
はインストラクションメモリによるディレィとマツピン
グメモリによるディレィとの和になり、マイクロプロセ
ッサシステムの高速化が困難であるという欠点がある。
本発明のマイクロプロセッサシステムは、初期プログラ
ムロード制御回路の制御に基づいて、外部記憶装置から
インストラクションコードを入力し、入力したインスト
ラクションコードをマイクロ命令にデコードするマツピ
ングメモリと、マツピングメモリによりデコードされた
クイクロ命令を保持し、 ＣＰＵのプログラムカウンタ
のアドレス信号に従って、保持しているマイクロ命令を
ＣＰＵに出力するマイクロ命令メモリとを有する。
ムロード制御回路の制御に基づいて、外部記憶装置から
インストラクションコードを入力し、入力したインスト
ラクションコードをマイクロ命令にデコードするマツピ
ングメモリと、マツピングメモリによりデコードされた
クイクロ命令を保持し、 ＣＰＵのプログラムカウンタ
のアドレス信号に従って、保持しているマイクロ命令を
ＣＰＵに出力するマイクロ命令メモリとを有する。
したがって、ＣＰＵが外部記憶装置に保持されたインス
トラクションコードをデコードしたマイクロメモリを必
要としたとき、インストラクションメモリにアクセスし
、マツピングメモリを介してマイクロ命令を生成するの
ではなく、外部記憶装置に保持されていたインストラク
ションコードが、マツピングメモリでデコードされ、デ
コードされたマイクロ命令がマイクロ命令メモリに予め
保持されているので、マイクロ命令メモリにアクセスす
るだけでよいことになる。
トラクションコードをデコードしたマイクロメモリを必
要としたとき、インストラクションメモリにアクセスし
、マツピングメモリを介してマイクロ命令を生成するの
ではなく、外部記憶装置に保持されていたインストラク
ションコードが、マツピングメモリでデコードされ、デ
コードされたマイクロ命令がマイクロ命令メモリに予め
保持されているので、マイクロ命令メモリにアクセスす
るだけでよいことになる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のマイクロプロセッサシステムの一実施
例を示すブロック図である。
例を示すブロック図である。
本実施例は、外部記憶装置ｌと、マツピングメモリ３と
、外部記憶装置１に保持しているインストラクションコ
ードを出力させ、マツピングメモリ３にインストラクシ
ョンコードをデコードしてマイクロ命令を出力させるＩ
ＰＬ制御回路２と、マツピングメモリ３より出力される
マイクロ命令を保持するマイクロ命令メモリ４と、プロ
グラムカウンタ６によりマイクロ命令メモリ４にアクセ
スし、マイクロ命令をＣＰｕ内部回路５に入力するＣＰ
ＩＪ ７とから構成されている。
、外部記憶装置１に保持しているインストラクションコ
ードを出力させ、マツピングメモリ３にインストラクシ
ョンコードをデコードしてマイクロ命令を出力させるＩ
ＰＬ制御回路２と、マツピングメモリ３より出力される
マイクロ命令を保持するマイクロ命令メモリ４と、プロ
グラムカウンタ６によりマイクロ命令メモリ４にアクセ
スし、マイクロ命令をＣＰｕ内部回路５に入力するＣＰ
ＩＪ ７とから構成されている。
ＩＰＬ時、ＩＰＬ制御回路２の制御により外部記憶装置
からインストラクションコードが出力され、インストラ
クションコードに対応したマイクロ命令がマツピングメ
モリ３から読出されてマイクロ命令メモリ４に格納され
る。したがって、ｃｐｕ ７は以後、マイクロ命令が必
要になったときは、マイクロ命令メモリ４をアクセスす
るだけでよい。
からインストラクションコードが出力され、インストラ
クションコードに対応したマイクロ命令がマツピングメ
モリ３から読出されてマイクロ命令メモリ４に格納され
る。したがって、ｃｐｕ ７は以後、マイクロ命令が必
要になったときは、マイクロ命令メモリ４をアクセスす
るだけでよい。
このようにしマイクロ命令メモリ４をアクセスするだけ
でマイクロ命令が得られるので本実施例のマイクロプロ
セッサシステムは高速な動作が可能となる。
でマイクロ命令が得られるので本実施例のマイクロプロ
セッサシステムは高速な動作が可能となる。
以上説明したように本発明は、マイクロ命令メモリを設
け、ＩＰＬ時、外部記憶装置に記憶されているインスト
ラクタ１ンコードに対応するマイクロ命令をマツピング
メモリから読出してマイクロ命令メモリに格納すること
により、デコードしたマイクロ命令を、直接マイクロ命
令メモリにアクセスするだけでマイクロ命令を入力でき
る、アクセス時間の短い高速なマイクロプロセッサシス
テムを実現できる効果がある。
け、ＩＰＬ時、外部記憶装置に記憶されているインスト
ラクタ１ンコードに対応するマイクロ命令をマツピング
メモリから読出してマイクロ命令メモリに格納すること
により、デコードしたマイクロ命令を、直接マイクロ命
令メモリにアクセスするだけでマイクロ命令を入力でき
る、アクセス時間の短い高速なマイクロプロセッサシス
テムを実現できる効果がある。
第１図は本発明のマイクロプロセッサシステムの一実施
例を示すブロック図、第２図は従来例を示すブロック図
である。 １・・・・・・外部記憶装置、 ２・・・・・・ＩＰＬ制御回路。 ３・・・・・・マツピングメモリ、 ４・・・・・・マイクロ命令メモリ、 ５・・・・・・ｃｐｕ内部回路、 ６・・・・・・プログラムカウンタ、 ７・・・・・・ｃｐｕ 。
例を示すブロック図、第２図は従来例を示すブロック図
である。 １・・・・・・外部記憶装置、 ２・・・・・・ＩＰＬ制御回路。 ３・・・・・・マツピングメモリ、 ４・・・・・・マイクロ命令メモリ、 ５・・・・・・ｃｐｕ内部回路、 ６・・・・・・プログラムカウンタ、 ７・・・・・・ｃｐｕ 。
Claims (1)
- 【特許請求の範囲】 マイクロプログラムで動作するマイクロプロセッサシス
テムにおいて、 初期プログラムロード制御回路の制御に基づいて、外部
記憶装置からインストラクションコードを入力し、入力
したインストラクションコードをマイクロ命令にデコー
ドするマッピングメモリと、 マッピングメモリによりデコードされたマイクロ命令を
保持し、ＣＰＵのプログラムカウンタのアドレス信号に
従って、保持しているマイクロ命令をＣＰＵに出力する
マイクロ命令メモリとを有することを特徴とするマイク
ロプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27594486A JPS63128435A (ja) | 1986-11-18 | 1986-11-18 | マイクロプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27594486A JPS63128435A (ja) | 1986-11-18 | 1986-11-18 | マイクロプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63128435A true JPS63128435A (ja) | 1988-06-01 |
Family
ID=17562604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27594486A Pending JPS63128435A (ja) | 1986-11-18 | 1986-11-18 | マイクロプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63128435A (ja) |
-
1986
- 1986-11-18 JP JP27594486A patent/JPS63128435A/ja active Pending
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