JPH0827711B2 - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH0827711B2 JPH0827711B2 JP61073490A JP7349086A JPH0827711B2 JP H0827711 B2 JPH0827711 B2 JP H0827711B2 JP 61073490 A JP61073490 A JP 61073490A JP 7349086 A JP7349086 A JP 7349086A JP H0827711 B2 JPH0827711 B2 JP H0827711B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- unit
- instruction format
- format
- microprogram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はマイクロプログラム方式により制御されるマ
イクロプロセッサに関する。
イクロプロセッサに関する。
（従来の技術） マイクロプログラム方式により制御される従来のマイ
クロプロセッサを第４図に示す。命令を実行する命令実
行部１には命令デコード部２、マイクロプログラム格納
部３、メモリ管理部４が接続されちる。命令デコード部
２は外部から入力した命令をデコードして命令実行部１
に命令フォーマットを出力する。マイクロプログラム格
納部３はこの命令フォーマットに応じたマイクロプログ
ラムを格納しており、命令実行部１からの指令により必
要なマイクロプログラムを出力する。メモリ管理部４は
論理アドレスを物理アドレスに変換する。これら命令実
行部１、命令デコード部２、メモリ管理部４は内部バス
６にそれぞれ接続されている。この内部バス６に接続さ
れたバスコントロール部５は外部のシステムバスに接続
されており、外部主記憶装置や入出力回路等はこのバス
コントロール部５を介しておこなわれる。
クロプロセッサを第４図に示す。命令を実行する命令実
行部１には命令デコード部２、マイクロプログラム格納
部３、メモリ管理部４が接続されちる。命令デコード部
２は外部から入力した命令をデコードして命令実行部１
に命令フォーマットを出力する。マイクロプログラム格
納部３はこの命令フォーマットに応じたマイクロプログ
ラムを格納しており、命令実行部１からの指令により必
要なマイクロプログラムを出力する。メモリ管理部４は
論理アドレスを物理アドレスに変換する。これら命令実
行部１、命令デコード部２、メモリ管理部４は内部バス
６にそれぞれ接続されている。この内部バス６に接続さ
れたバスコントロール部５は外部のシステムバスに接続
されており、外部主記憶装置や入出力回路等はこのバス
コントロール部５を介しておこなわれる。
一方マイクロプロセッサを動作される命令には各メー
カにより又は各メーカ内においても、種々の命令形式が
存在する。命令形式が異なると、命令コードの各ビット
が表す意味も異なり、制御方式も異なるため、マイクロ
プロセッサとしてはそれぞれ異なるマーキテクチュアを
有する必要がある。したがって従来は命令形式毎に専用
のマイクロプロセッサが作られている。
カにより又は各メーカ内においても、種々の命令形式が
存在する。命令形式が異なると、命令コードの各ビット
が表す意味も異なり、制御方式も異なるため、マイクロ
プロセッサとしてはそれぞれ異なるマーキテクチュアを
有する必要がある。したがって従来は命令形式毎に専用
のマイクロプロセッサが作られている。
（発明が解決しようとする問題点） このように従来は命令形式毎にマイクロプロセッサが
異なるため、異なる命令形式に対してはそれに応じたマ
イクロプロセッサを用意する必要があった。したがって
異なる命令形式のプログラムを結合してある大きなプロ
グラムを構成しようとしても、命令形式が異なるためひ
とつのマイクロプロセッサで実行することができないと
いう問題があった。
異なるため、異なる命令形式に対してはそれに応じたマ
イクロプロセッサを用意する必要があった。したがって
異なる命令形式のプログラムを結合してある大きなプロ
グラムを構成しようとしても、命令形式が異なるためひ
とつのマイクロプロセッサで実行することができないと
いう問題があった。
本発明は上記事情を考慮してなされたもので異なる命
令形式の命令でも実行することができるマイクロプロセ
ッサを提供することを目的とする。
令形式の命令でも実行することができるマイクロプロセ
ッサを提供することを目的とする。
（問題点を解決するための手段） 上記目的を達成するため本発明は、命令デコード部と
マイクロプログラム格納領域と制御部をそれぞれ命令形
式ごとに設け、これら命令形式毎の命令デコード部とマ
イクロプログラム格納領域と制御部から、実行すべき命
令形式に適合した命令デコード部、マイクロプログラム
格納領域および制御部を選択するようにしたものであ
る。前記制御部はメモリ管理部とバスコントロール部と
で構成することが望ましい。
マイクロプログラム格納領域と制御部をそれぞれ命令形
式ごとに設け、これら命令形式毎の命令デコード部とマ
イクロプログラム格納領域と制御部から、実行すべき命
令形式に適合した命令デコード部、マイクロプログラム
格納領域および制御部を選択するようにしたものであ
る。前記制御部はメモリ管理部とバスコントロール部と
で構成することが望ましい。
（作用） 本発明によるマイクロプロセッサは以上のように構成
されているので、異なる種類の命令形式の命令が入力し
た場合、それに適合した命令デコード部とマイクロプロ
グラム格納領域と制御部を選択して共通の命令実行部に
より実行することができる。
されているので、異なる種類の命令形式の命令が入力し
た場合、それに適合した命令デコード部とマイクロプロ
グラム格納領域と制御部を選択して共通の命令実行部に
より実行することができる。
（実施例） 本発明の第１の実施例によるマイクロプロセッサを第
１図に示す。命令を実行する命令実行部１には命令デコ
ード部２、マイクロプログラム格納部３、メモリ管理部
４が接続されている。命令実行部１は各命令形式に共通
であるが、命令デコード部２、マイクロプログラム格納
部３、メモリ管理部４は、命令形式A,B,C,…に応じた命
令デコード部2A,2B,2C,…、マイクロプログラム格納部3
A,3B,3C,…、メモリ管理部4A,4B,4C,…を有している。
命令デコード部2A,2B,2C,…はそれぞれ命令形式A,B,C…
の命令をデコードし、後述する共通の命令フォーマット
を出力する。マイクロプログラム格納部3A,3B,3C,…は
命令形式A,B,C,…に応じたマイクロプログラムを格納し
ており、命令実行部１からの指令により実行すべき命令
形式に応じたマイクロプログラムを出力する。メモリ管
理部4A,4B,4C,…は、命令形式A,B,C,…に応じた制御方
式に基づいて論理アドレスを物理アドレスに変換する。
これら命令実行部１、命令デコード部２、メモリ管理部
４は内部バス６にそれぞれ接続されている。この内部バ
ス６にはバスコントロール部５が接続されている。この
バスコントロール部５も命令形式A,B,C,…に応じた制御
方式のバスコントロール部5A,5B,5C,…を有している。
これらバスコントロール部5A,5B,5C,…は外部のシステ
ムバスに接続されており、外部主記憶装置や入出力回路
等は命令形式A,B,C,…に応じて制御される。
１図に示す。命令を実行する命令実行部１には命令デコ
ード部２、マイクロプログラム格納部３、メモリ管理部
４が接続されている。命令実行部１は各命令形式に共通
であるが、命令デコード部２、マイクロプログラム格納
部３、メモリ管理部４は、命令形式A,B,C,…に応じた命
令デコード部2A,2B,2C,…、マイクロプログラム格納部3
A,3B,3C,…、メモリ管理部4A,4B,4C,…を有している。
命令デコード部2A,2B,2C,…はそれぞれ命令形式A,B,C…
の命令をデコードし、後述する共通の命令フォーマット
を出力する。マイクロプログラム格納部3A,3B,3C,…は
命令形式A,B,C,…に応じたマイクロプログラムを格納し
ており、命令実行部１からの指令により実行すべき命令
形式に応じたマイクロプログラムを出力する。メモリ管
理部4A,4B,4C,…は、命令形式A,B,C,…に応じた制御方
式に基づいて論理アドレスを物理アドレスに変換する。
これら命令実行部１、命令デコード部２、メモリ管理部
４は内部バス６にそれぞれ接続されている。この内部バ
ス６にはバスコントロール部５が接続されている。この
バスコントロール部５も命令形式A,B,C,…に応じた制御
方式のバスコントロール部5A,5B,5C,…を有している。
これらバスコントロール部5A,5B,5C,…は外部のシステ
ムバスに接続されており、外部主記憶装置や入出力回路
等は命令形式A,B,C,…に応じて制御される。
命令形式A,B,C,…を定める命令形式選択信号は外部か
らセレクタ７に入力される。セレクタ７は命令デコード
部２、マイクロプログラム格納部３、メモリ管理部４、
バスコントロール部５に接続され、外部からの命令形式
選択信号に基づいて実行すべき命令形式に合致した命令
デコード部2A,2B,2C,…、マイクロプログラム格納部3A,
3B,3C,…、メモリ管理部4A,4B,4C,…、バスコントロー
ル部5A,5B,5C,…を選択する。
らセレクタ７に入力される。セレクタ７は命令デコード
部２、マイクロプログラム格納部３、メモリ管理部４、
バスコントロール部５に接続され、外部からの命令形式
選択信号に基づいて実行すべき命令形式に合致した命令
デコード部2A,2B,2C,…、マイクロプログラム格納部3A,
3B,3C,…、メモリ管理部4A,4B,4C,…、バスコントロー
ル部5A,5B,5C,…を選択する。
命令デコード部2A,2B,2C,…が出力する共通の命令フ
ォーマットの具体例を第２図に示す。命令形式が異なっ
ても命令デコード部2A,2B,2C,…は第２図に示す共通の
命令フォーマットを出力する点に特徴がある。
ォーマットの具体例を第２図に示す。命令形式が異なっ
ても命令デコード部2A,2B,2C,…は第２図に示す共通の
命令フォーマットを出力する点に特徴がある。
第２図（ａ）の命令フォーマットは６つの部分から構
成される。これら６つの部分にはオペレーションコー
ドOP、ソースレジスタSREG、デスティネーションレ
ジスタDREG、即値IMM、変位DISP、セグメントSEG
が格納される。オペレーションコードOPは命令を機会語
であらわしたものであり、ソースレジスタSREGはソース
となるレジスタをあらわしたものであり、デスティネー
ションレジスタDREGは宛先となるレジスタをあらわした
ものであり、即値IMMは数値データをあらわしたもので
あり、変位DISPはメモリアドレスの変位をあらわしたも
のであり、セグメントSEGはセグメント（データ領域、
命令コード領域、スタック領域）の区別をあらわしたも
のである。かかる６つの部分から構成された命令フォー
マットによればほとんどの命令形式の命令をあらわすこ
とができる。
成される。これら６つの部分にはオペレーションコー
ドOP、ソースレジスタSREG、デスティネーションレ
ジスタDREG、即値IMM、変位DISP、セグメントSEG
が格納される。オペレーションコードOPは命令を機会語
であらわしたものであり、ソースレジスタSREGはソース
となるレジスタをあらわしたものであり、デスティネー
ションレジスタDREGは宛先となるレジスタをあらわした
ものであり、即値IMMは数値データをあらわしたもので
あり、変位DISPはメモリアドレスの変位をあらわしたも
のであり、セグメントSEGはセグメント（データ領域、
命令コード領域、スタック領域）の区別をあらわしたも
のである。かかる６つの部分から構成された命令フォー
マットによればほとんどの命令形式の命令をあらわすこ
とができる。
第２図（ｂ）の命令フォーマットは第２図（ａ）から
セグメントSEGの部分を除いたものである。セグメント
の区別をする必要のない命令形式のみを扱う場合にこの
命令フォーマットを用いることができる。
セグメントSEGの部分を除いたものである。セグメント
の区別をする必要のない命令形式のみを扱う場合にこの
命令フォーマットを用いることができる。
次に動作を説明する。例えば命令形式Ｂの命令を入力
する場合には、その旨の命令形式選択信号をセレクタ７
に入力する。するとセレクタ７は命令形式Ｂに適合した
命令デコード部2B、マイクロプログラム格納部3B、メモ
リ管理部4B、バスコントロール部5Bを選択する。命令が
外部バスからバスコントロール部5Bを介して入力する
と、命令デコード部2Bはこの命令をデコードし、第２図
に示すような予め決められた共通命令フォーマットに従
ってあらわした命令を出力する。命令実行部１はこの命
令に従ってマイクロプログラム格納部3Bにアクセスし、
その命令に従ったマイクロプログラムを実行する。その
ときメモリ管理部4Bはこの命令形式Ｂに適合したメモリ
管理をおこなう。
する場合には、その旨の命令形式選択信号をセレクタ７
に入力する。するとセレクタ７は命令形式Ｂに適合した
命令デコード部2B、マイクロプログラム格納部3B、メモ
リ管理部4B、バスコントロール部5Bを選択する。命令が
外部バスからバスコントロール部5Bを介して入力する
と、命令デコード部2Bはこの命令をデコードし、第２図
に示すような予め決められた共通命令フォーマットに従
ってあらわした命令を出力する。命令実行部１はこの命
令に従ってマイクロプログラム格納部3Bにアクセスし、
その命令に従ったマイクロプログラムを実行する。その
ときメモリ管理部4Bはこの命令形式Ｂに適合したメモリ
管理をおこなう。
このように本実施例によれば命令形式が異なっても共
通の命令フォーマットにすることでその命令を実行する
ことができる。
通の命令フォーマットにすることでその命令を実行する
ことができる。
本発明の第２の実施例によるマイクロプロセッサを第
３図に示す。本実施例では命令形式を選択する選択手段
としてセレクタの代わりに命令形式の種類を記憶するレ
ジスタ８を設けている点に特徴がある。第１の実施例の
ように常に命令形式選択信号を入力する必要がない。こ
のレジスタ８への命令形式種類のデータの入力は、例え
ばシステムの立上り時にプログラムによりソフト的に定
める。すなわち、外部バスバスコントロール部５、内部
バス６を介して命令形式種類のデータをレジスタ７に入
力する。
３図に示す。本実施例では命令形式を選択する選択手段
としてセレクタの代わりに命令形式の種類を記憶するレ
ジスタ８を設けている点に特徴がある。第１の実施例の
ように常に命令形式選択信号を入力する必要がない。こ
のレジスタ８への命令形式種類のデータの入力は、例え
ばシステムの立上り時にプログラムによりソフト的に定
める。すなわち、外部バスバスコントロール部５、内部
バス６を介して命令形式種類のデータをレジスタ７に入
力する。
本発明は上記実施例に限らず種々の変形が可能でる。
例えば、上記実施例ではマイクロプログラム格納部を命
令形式に従ってそれぞれ設けたが、共通にしてもよい。
例えば、上記実施例ではマイクロプログラム格納部を命
令形式に従ってそれぞれ設けたが、共通にしてもよい。
以上の通り本発明によればひとつのマイクロプロセッ
サで異なる命令形式の命令でも同じように実行すること
ができる。さらに、マイクロプログラム格納領域および
制御部が命令形式毎に設けてあるので、命令形式毎に命
令実行の機能や性能を変更することが可能である。
サで異なる命令形式の命令でも同じように実行すること
ができる。さらに、マイクロプログラム格納領域および
制御部が命令形式毎に設けてあるので、命令形式毎に命
令実行の機能や性能を変更することが可能である。
第１図は本発明の第１の実施例によるマイクロプロセッ
サのブロック図、第２図は同マイクロプロセッサにおけ
る共通命令フォーマットを示す図、第３図は本発明の第
２の実施例によるマイクロプロセッサのブロック図、第
４図は従来のマイクロプロセッサのブロック図である。 １…命令実行部、2,2A,2B,2C…命令デコード部、3,3A,3
B,3C…マイクロプログラム格納部、4,4A,4B,4C…メモリ
管理部、5,5A,5B,5C…バスコントロール部、６…内部バ
ス、７…セレクタ、８…レジスタ。
サのブロック図、第２図は同マイクロプロセッサにおけ
る共通命令フォーマットを示す図、第３図は本発明の第
２の実施例によるマイクロプロセッサのブロック図、第
４図は従来のマイクロプロセッサのブロック図である。 １…命令実行部、2,2A,2B,2C…命令デコード部、3,3A,3
B,3C…マイクロプログラム格納部、4,4A,4B,4C…メモリ
管理部、5,5A,5B,5C…バスコントロール部、６…内部バ
ス、７…セレクタ、８…レジスタ。
Claims (2)
- 【請求項１】複数種類の命令形式の命令をそれぞれ解読
し、共通の命令フォーマットを出力する複数の命令デコ
ード部と、 前記複数種類の命令形式に従ってそれぞれ異なる制御を
おこなう複数の制御部と、 前記複数種類の命令形式に従った異なるマイクロプログ
ラムを格納する複数のマイクロプログラム格納領域を有
するマイクロプログラム格納部と、 前記複数の命令デコード部からの前記共通の命令フォー
マットに従い前記マイクロプログラム格納部のマイクロ
プログラムを実行する命令実行部と、 実行すべき命令形式を選択する命令形式選択信号に基づ
いて、前記複数の命令デコード部、複数のマイクロプロ
グラム格納領域および複数の制御部から、実行すべき命
令形式に適合した命令デコード部、マイクロプログラム
格納領域および制御部を選択する選択手段と を備えたマイクロプロセッサ。 - 【請求項２】特許請求の範囲第１項記載のマイクロプロ
セッサにおいて、前記選択手段は、実行すべき命令形式
の種類を記憶する記憶手段を有することを特徴とするマ
イクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61073490A JPH0827711B2 (ja) | 1986-03-31 | 1986-03-31 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61073490A JPH0827711B2 (ja) | 1986-03-31 | 1986-03-31 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62231337A JPS62231337A (ja) | 1987-10-09 |
| JPH0827711B2 true JPH0827711B2 (ja) | 1996-03-21 |
Family
ID=13519764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61073490A Expired - Lifetime JPH0827711B2 (ja) | 1986-03-31 | 1986-03-31 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0827711B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5741741A (en) * | 1980-08-26 | 1982-03-09 | Nec Corp | Central arithmetic processor |
| JPS5764846A (en) * | 1980-10-03 | 1982-04-20 | Mitsubishi Electric Corp | Microprocessor |
-
1986
- 1986-03-31 JP JP61073490A patent/JPH0827711B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62231337A (ja) | 1987-10-09 |
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