JPS6342299B2 - - Google Patents
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- JPS6342299B2 JPS6342299B2 JP56026494A JP2649481A JPS6342299B2 JP S6342299 B2 JPS6342299 B2 JP S6342299B2 JP 56026494 A JP56026494 A JP 56026494A JP 2649481 A JP2649481 A JP 2649481A JP S6342299 B2 JPS6342299 B2 JP S6342299B2
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- 238000012545 processing Methods 0.000 claims description 13
- 238000001514 detection method Methods 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 6
- 230000010365 information processing Effects 0.000 claims description 3
- 239000000758 substrate Substances 0.000 claims description 3
- 230000006870 function Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000008676 import Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】
本発明は半導体情報処理装置、特にマイクロコ
ンピユータに関する。
ンピユータに関する。
マイクロコンピユータが普及するにつれて、内
蔵するデータメモリ内のデータチエツクを考慮し
たソフトウエア開発機能の必要性が増している。
プログラムメモリとデータメモリを単一半導体基
盤内部に持つシングルチツプマイクロコンピユー
タのソフトウエア開発は実行するプログラムを外
部に設けたプログラムメモリから取り込むほかは
まつたく同じ機能のマイクロコンピユータを用い
て行なつている。このマイクロコンピユータはプ
ログラムの取り込みを外部プログラムメモリから
行なうが、内蔵されるデータメモリを外部に設け
る必要はなくそのまま使用する事ができる。一般
に、データメモリを中央処理装置や入出力装置と
ともに単一半導体基盤上に集積するマイクロコン
ピユータにおいて、内蔵される上記のデータメモ
リ（以下内部データメモリと記す）はデータ処理
に必要なフラグや処理過程で得られる一時的なデ
ータの格納に使用される。したがつてこれらのデ
ータチエツクはソフトウエア開発において非常に
重要である。しかし従来のシングルチツプマイク
ロコンピユータにおいては内部データメモリに入
出力する内部バス上のデータを外部へ導く端子が
設けられていなかつたため、内部データメモリに
格納されたデータのチエツクは、容易でなく、従
来は一命令または数命令実行する毎に処理プログ
ラムを止めてモニタ等別のソフトウエアを利用し
て内部データメモリの内容を順に外部へ出力する
方法が使われている。具体的には、内部プログラ
ムメモリと内部データメモリを持つだけでメモリ
の拡張機能を持たないマイクロコンピユータのソ
フトウエア開発ではプログラムの取り込みを外部
プログラムメモリから行なう前述のマイクロコン
ピユータを使用しモニタ等のソフトウエアを利用
して内部データメモリの内容を順にポートに出力
している。また、内部プログラムメモリと内部デ
ータメモリを持ちさらにメモリの拡張機能を持つ
マイクロコンピユータのソフトウエア開発では同
様にプログラムの取り込みを外部プログラムメモ
リから行なう前述のマイクロコンピユータを利用
し、モニタ等のソフトウエアで内部データメモリ
の内容を順に拡張の為に外部に設けたデータメモ
リに転送する方法やボートに出力する方法等を用
いている。このソフトウエアを利用した従来の方
法は内部データメモリ内のデータの確認は可能だ
が、内部データメモリ内のデータ出力の為に一命
令または数命令毎に処理プログラムを中断しなけ
ればならず処理プログラムを実行させながら、リ
アルタイムで内部データメモリのチエツクを行な
う事はまつたく不可能である。
蔵するデータメモリ内のデータチエツクを考慮し
たソフトウエア開発機能の必要性が増している。
プログラムメモリとデータメモリを単一半導体基
盤内部に持つシングルチツプマイクロコンピユー
タのソフトウエア開発は実行するプログラムを外
部に設けたプログラムメモリから取り込むほかは
まつたく同じ機能のマイクロコンピユータを用い
て行なつている。このマイクロコンピユータはプ
ログラムの取り込みを外部プログラムメモリから
行なうが、内蔵されるデータメモリを外部に設け
る必要はなくそのまま使用する事ができる。一般
に、データメモリを中央処理装置や入出力装置と
ともに単一半導体基盤上に集積するマイクロコン
ピユータにおいて、内蔵される上記のデータメモ
リ（以下内部データメモリと記す）はデータ処理
に必要なフラグや処理過程で得られる一時的なデ
ータの格納に使用される。したがつてこれらのデ
ータチエツクはソフトウエア開発において非常に
重要である。しかし従来のシングルチツプマイク
ロコンピユータにおいては内部データメモリに入
出力する内部バス上のデータを外部へ導く端子が
設けられていなかつたため、内部データメモリに
格納されたデータのチエツクは、容易でなく、従
来は一命令または数命令実行する毎に処理プログ
ラムを止めてモニタ等別のソフトウエアを利用し
て内部データメモリの内容を順に外部へ出力する
方法が使われている。具体的には、内部プログラ
ムメモリと内部データメモリを持つだけでメモリ
の拡張機能を持たないマイクロコンピユータのソ
フトウエア開発ではプログラムの取り込みを外部
プログラムメモリから行なう前述のマイクロコン
ピユータを使用しモニタ等のソフトウエアを利用
して内部データメモリの内容を順にポートに出力
している。また、内部プログラムメモリと内部デ
ータメモリを持ちさらにメモリの拡張機能を持つ
マイクロコンピユータのソフトウエア開発では同
様にプログラムの取り込みを外部プログラムメモ
リから行なう前述のマイクロコンピユータを利用
し、モニタ等のソフトウエアで内部データメモリ
の内容を順に拡張の為に外部に設けたデータメモ
リに転送する方法やボートに出力する方法等を用
いている。このソフトウエアを利用した従来の方
法は内部データメモリ内のデータの確認は可能だ
が、内部データメモリ内のデータ出力の為に一命
令または数命令毎に処理プログラムを中断しなけ
ればならず処理プログラムを実行させながら、リ
アルタイムで内部データメモリのチエツクを行な
う事はまつたく不可能である。
特に非常に高度な制御を目的にする場合には、
内部データメモリ内には制御フラグや制御データ
が格納され、これらのデータをリアルタイムでト
レースができない事はソフトウエア開発にとつて
大きな障害となつている。
内部データメモリ内には制御フラグや制御データ
が格納され、これらのデータをリアルタイムでト
レースができない事はソフトウエア開発にとつて
大きな障害となつている。
本発明の目的は従来の内部データメモリ内のデ
ータをリアルタイムでチエツクできなかつた欠点
を除去し、内部データメモリを実際に使用しなが
らリアルタイムの内部データメモリトレース機能
を提供する事にある。
ータをリアルタイムでチエツクできなかつた欠点
を除去し、内部データメモリを実際に使用しなが
らリアルタイムの内部データメモリトレース機能
を提供する事にある。
本発明の情報処理装置は少なくとも中央処理装
置と処理データを格納するデータメモリ以下内部
データメモリと記すと外部プログラムメモリ及び
外部データメモリに対してアドレス信号を出力す
るアドレスバス端子と外部プログラムメモリや外
部データメモリとデータの入出力を行なうデータ
バス端子と外部プログラムメモリと外部データメ
モリの読み出し制御を行なうリード信号を出力す
るリード信号端子と外部データメモリの書き込み
制御を行なうライト信号を出力するライト信号端
子と内部データメモリのライトサイクルを検出す
る検出回路が単一半導体基板上に構成され、内部
データメモリへデータを書き込むライトサイクル
時に、前記検出回路がアドレスバス端子からの内
部データメモリの書き込み番地の出力と、データ
バス端子からの書き込みデータの出力と、ライト
信号端子からの書き込み制御信号の出力の制御を
行なう事を特徴とする。
置と処理データを格納するデータメモリ以下内部
データメモリと記すと外部プログラムメモリ及び
外部データメモリに対してアドレス信号を出力す
るアドレスバス端子と外部プログラムメモリや外
部データメモリとデータの入出力を行なうデータ
バス端子と外部プログラムメモリと外部データメ
モリの読み出し制御を行なうリード信号を出力す
るリード信号端子と外部データメモリの書き込み
制御を行なうライト信号を出力するライト信号端
子と内部データメモリのライトサイクルを検出す
る検出回路が単一半導体基板上に構成され、内部
データメモリへデータを書き込むライトサイクル
時に、前記検出回路がアドレスバス端子からの内
部データメモリの書き込み番地の出力と、データ
バス端子からの書き込みデータの出力と、ライト
信号端子からの書き込み制御信号の出力の制御を
行なう事を特徴とする。
本発明は、このような構成、すなわちアドレス
バス端子、データバス端子及びライト信号端子を
設けることによつて、シングルチツプマイクロコ
ンピユータにおいて処理プログラムを実行させな
がら、内部データメモリのデータをリアルタイム
で前記３つの端子を介して外部に取り出す手段を
与えると共に、検出回路によつてライトサイクル
時に前記３つの端子の出力の制御を行ない、内部
データメモリのデータのチエツクに必要な真に有
効なデータのみを取り出すことが可能である。
バス端子、データバス端子及びライト信号端子を
設けることによつて、シングルチツプマイクロコ
ンピユータにおいて処理プログラムを実行させな
がら、内部データメモリのデータをリアルタイム
で前記３つの端子を介して外部に取り出す手段を
与えると共に、検出回路によつてライトサイクル
時に前記３つの端子の出力の制御を行ない、内部
データメモリのデータのチエツクに必要な真に有
効なデータのみを取り出すことが可能である。
本発明の実施例を第１図のワンチツプ内部の構
成図を参照して説明する。
成図を参照して説明する。
CPU１００はデータ処理及び、内部データメ
モリ１０１のリードライト制御を行なう。内部デ
ータメモリ１０１は処理データを格納するもので
内部アドレス１０２と内部データバス１０３にそ
れぞれ接続している。内部アドレスバス１０２は
アドレスバス端子１０５−１に接続し外部に導出
している。内部データバス１０３はデータバス端
子１０５−２に接続し外部に導出している。ライ
ト制御信号１０６は内部データメモリ１０１の書
き込み制御を行なうもので、内部データメモリ１
０１に接続しているほかライト信号端子１０５−
３に接続し外部に導出している。
モリ１０１のリードライト制御を行なう。内部デ
ータメモリ１０１は処理データを格納するもので
内部アドレス１０２と内部データバス１０３にそ
れぞれ接続している。内部アドレスバス１０２は
アドレスバス端子１０５−１に接続し外部に導出
している。内部データバス１０３はデータバス端
子１０５−２に接続し外部に導出している。ライ
ト制御信号１０６は内部データメモリ１０１の書
き込み制御を行なうもので、内部データメモリ１
０１に接続しているほかライト信号端子１０５−
３に接続し外部に導出している。
検出回路１０７はソフトウエア開発の目的で内
部データメモリ１０１のトレースを行なう場合に
は、内部データメモリ１０１へデータを書き込む
ライトサイクルを検出する。このライトサイクル
を検出するとライトサイクルの期間トレース信号
１０８をアクテイブにする。内部データメモリ１
０１のトレースを行なわない場合にはトレース信
号１０８をアクテイブにはしない。トレース信号
１０８はアドレスバス端子１０５−１、データバ
ス端子１０５−２、ライト信号端子１０５−３に
入力しこれらの制御を行なう。
部データメモリ１０１のトレースを行なう場合に
は、内部データメモリ１０１へデータを書き込む
ライトサイクルを検出する。このライトサイクル
を検出するとライトサイクルの期間トレース信号
１０８をアクテイブにする。内部データメモリ１
０１のトレースを行なわない場合にはトレース信
号１０８をアクテイブにはしない。トレース信号
１０８はアドレスバス端子１０５−１、データバ
ス端子１０５−２、ライト信号端子１０５−３に
入力しこれらの制御を行なう。
つぎに動作を説明する。内部データメモリ１０
１を処理データ格納の目的で使用する通常の場合
では、CPU１００が内部データメモリ１０１に
処理データを書き込むライトサイクル時には、検
出回路１０７から出力される。トレース信号１０
８はインアクテイブレベルでアドレスバス端子１
０５−１、データバス端子１０５−２、ライト信
号端子１０５−３の出力はフローテイングまたは
ハイレベルとなる。この時、CPU１００から出
力されるライト制御信号１０６の書き込み制御に
より内部データメモリ１０１内で内部アドレスバ
ス１０２上のアドレス信号で指定される番地内に
内部データバス１０３上の書き込みデータが書き
込まれるが、アドレスバス端子１０５−１、デー
タバス端子１０５−２、ライト信号端子１０５−
３からはこれらのアドレス信号、書き込みデー
タ、ライト信号は出力されない。つぎに、ソフト
ウエア開発の為、内部データメモリ１０１への書
き込みデータのトレースを行なう場合には、
CPU１００が内部データメモリ１０１に処理デ
ータを書き込むライトサイクル時に、検出回路１
０７から出力されるトレース信号１０８がアクテ
イブレベルとなり、アドレスバス端子１０５−
１、データバス端子１０５−２、ライト信号端子
１０５−３がアクテイブ状態となる。CPU１０
０から出力されるライト制御信号１０６の書き込
み制御により、内部データメモリ１０１内で内部
アドレスバス１０２上のアドレス信号で指定され
る番地内に内部データバス１０３上の書き込みデ
ータが書き込まれ、同時に、アドレスバス端子１
０５−１からは内部アドレスバス１０２上の書き
込みアドレスがデータバス端子１０５−２からは
内部データバス１０３上の書き込みデータが、ラ
イト信号端子１０５−３からはライト制御信号が
それぞれ出力される。これらの信号を利用して内
部データメモリ１０１内へのデータ書き込みと同
時に、外付けメモリに同じデータを書き込む事が
できる。
１を処理データ格納の目的で使用する通常の場合
では、CPU１００が内部データメモリ１０１に
処理データを書き込むライトサイクル時には、検
出回路１０７から出力される。トレース信号１０
８はインアクテイブレベルでアドレスバス端子１
０５−１、データバス端子１０５−２、ライト信
号端子１０５−３の出力はフローテイングまたは
ハイレベルとなる。この時、CPU１００から出
力されるライト制御信号１０６の書き込み制御に
より内部データメモリ１０１内で内部アドレスバ
ス１０２上のアドレス信号で指定される番地内に
内部データバス１０３上の書き込みデータが書き
込まれるが、アドレスバス端子１０５−１、デー
タバス端子１０５−２、ライト信号端子１０５−
３からはこれらのアドレス信号、書き込みデー
タ、ライト信号は出力されない。つぎに、ソフト
ウエア開発の為、内部データメモリ１０１への書
き込みデータのトレースを行なう場合には、
CPU１００が内部データメモリ１０１に処理デ
ータを書き込むライトサイクル時に、検出回路１
０７から出力されるトレース信号１０８がアクテ
イブレベルとなり、アドレスバス端子１０５−
１、データバス端子１０５−２、ライト信号端子
１０５−３がアクテイブ状態となる。CPU１０
０から出力されるライト制御信号１０６の書き込
み制御により、内部データメモリ１０１内で内部
アドレスバス１０２上のアドレス信号で指定され
る番地内に内部データバス１０３上の書き込みデ
ータが書き込まれ、同時に、アドレスバス端子１
０５−１からは内部アドレスバス１０２上の書き
込みアドレスがデータバス端子１０５−２からは
内部データバス１０３上の書き込みデータが、ラ
イト信号端子１０５−３からはライト制御信号が
それぞれ出力される。これらの信号を利用して内
部データメモリ１０１内へのデータ書き込みと同
時に、外付けメモリに同じデータを書き込む事が
できる。
つぎに第２図のワンチツプ内部の構成図を参照
して第２の実施例を説明する。第２の実施例の構
成は検出回路１０７から出力されるトレース信号
１０８がトレース信号端子１０５−４から外部に
導出される事以外は第１の実施例とまつたく同様
である。
して第２の実施例を説明する。第２の実施例の構
成は検出回路１０７から出力されるトレース信号
１０８がトレース信号端子１０５−４から外部に
導出される事以外は第１の実施例とまつたく同様
である。
つぎに動作を説明する。内部データメモリ１０
１を処理データ格納の目的で使用する通常の場合
ではCPU１００が内部データメモリ１０１にデ
ータを書き込むライトサイクル時には、第１の実
施例と同様、内部データメモリ１０１内にデータ
が書き込まれるが、アドレスバス端子１０５−
１、データバス端子１０５−２、ライト信号端子
１０５−３からはアドレス信号、書き込みデー
タ、ライト信号は出力されない。
１を処理データ格納の目的で使用する通常の場合
ではCPU１００が内部データメモリ１０１にデ
ータを書き込むライトサイクル時には、第１の実
施例と同様、内部データメモリ１０１内にデータ
が書き込まれるが、アドレスバス端子１０５−
１、データバス端子１０５−２、ライト信号端子
１０５−３からはアドレス信号、書き込みデー
タ、ライト信号は出力されない。
ト信号は出力されない。
つぎにソフトウエア開発等の目的で内部データ
メモリ１０１に書き込むデータのトレースを行な
う場合にはCPU１００が内部データメモリ１０
１にデータを書き込むライトサイクル時には第１
の実施例と同様、内部データメモリ１０１内にデ
ータが書き込まれ、同時にアドレスバス端子１０
５−１からは内部アドレスバス１０２上の書き込
みアドレスが、データバス端子１０５−２からは
内部データバス１０３上の書き込みデータが、ラ
イト信号端子１０５−３からライト制御信号がそ
れぞれ出力されるほかに、トレース信号端子１０
５−４からトレース信号が外部に出力される。こ
のトレース信号を利用して、内部データメモリの
アドレス空間が外部拡張アドレス空間と異なる場
合でも内部データメモリ１０１内へのデータ書き
込みと同時に外付けのトレース用メモリに同じデ
ータを書き込む事ができる。
メモリ１０１に書き込むデータのトレースを行な
う場合にはCPU１００が内部データメモリ１０
１にデータを書き込むライトサイクル時には第１
の実施例と同様、内部データメモリ１０１内にデ
ータが書き込まれ、同時にアドレスバス端子１０
５−１からは内部アドレスバス１０２上の書き込
みアドレスが、データバス端子１０５−２からは
内部データバス１０３上の書き込みデータが、ラ
イト信号端子１０５−３からライト制御信号がそ
れぞれ出力されるほかに、トレース信号端子１０
５−４からトレース信号が外部に出力される。こ
のトレース信号を利用して、内部データメモリの
アドレス空間が外部拡張アドレス空間と異なる場
合でも内部データメモリ１０１内へのデータ書き
込みと同時に外付けのトレース用メモリに同じデ
ータを書き込む事ができる。
以上説明したように本発明は内部データメモリ
を実際に使用しながらその内容のリアルタイムト
レースを可能にするという大きな利点がある。特
にソフトウエア開発の為に外部に設けたプログラ
ムメモリからプログラムをフエツチするほかは実
際にプログラムメモリを内蔵し、そこからプログ
ラムをフエツチするものとまつたく同機能で内部
データメモリを持つマイクロコンピユータに応用
すればプログラムフエツチと内部データメモリの
ライトサイクルが重ならない為に内部データメモ
リのアドレス信号と書き込みデータの出力に必要
なアドレスバス端子、データバス端子をプログラ
ムフエツチの為のアドレスバス端子、データバス
端子と共用できる。内部データメモリのトレース
時では内部データメモリを実際に使用しているの
で外部に内部データメモリに替わるエミユレイト
用データメモリを設置する必要がなく、アドレス
バス端子とデータバス端子及び書き込み制御信号
のチエツクを行なうだけで非常に容易にしかも安
価に内部データメモリのリアルタイムのトレース
を可能にする大きな利点がある。
を実際に使用しながらその内容のリアルタイムト
レースを可能にするという大きな利点がある。特
にソフトウエア開発の為に外部に設けたプログラ
ムメモリからプログラムをフエツチするほかは実
際にプログラムメモリを内蔵し、そこからプログ
ラムをフエツチするものとまつたく同機能で内部
データメモリを持つマイクロコンピユータに応用
すればプログラムフエツチと内部データメモリの
ライトサイクルが重ならない為に内部データメモ
リのアドレス信号と書き込みデータの出力に必要
なアドレスバス端子、データバス端子をプログラ
ムフエツチの為のアドレスバス端子、データバス
端子と共用できる。内部データメモリのトレース
時では内部データメモリを実際に使用しているの
で外部に内部データメモリに替わるエミユレイト
用データメモリを設置する必要がなく、アドレス
バス端子とデータバス端子及び書き込み制御信号
のチエツクを行なうだけで非常に容易にしかも安
価に内部データメモリのリアルタイムのトレース
を可能にする大きな利点がある。
本発明は以上説明したように、従来なかつた内
部データメモリを実際に使用しながら内部データ
メモリのリアルタイムトレース機能を非常に容易
にしかも安価で実現できる画期的なマイクロコン
ピユータを提供する事ができる。
部データメモリを実際に使用しながら内部データ
メモリのリアルタイムトレース機能を非常に容易
にしかも安価で実現できる画期的なマイクロコン
ピユータを提供する事ができる。
第１図は本発明の第１の実施例を示すワンチツ
プ内部のブロツク図、第２図は本発明の第２の実
施例を示すワンチツプ内部のブロツク図である。 １００……中央処理装置（CPU）、１０１……
内部データメモリ、１０２……内部アドレスバ
ス、１０３……内部データバス、１０５−１……
アドレスバス端子、１０５−２……データバス端
子、１０５−３……ライト信号端子、１０５−４
……トレース信号端子、１０６……ライト制御信
号、１０７……検出回路、１０８……トレース信
号。
プ内部のブロツク図、第２図は本発明の第２の実
施例を示すワンチツプ内部のブロツク図である。 １００……中央処理装置（CPU）、１０１……
内部データメモリ、１０２……内部アドレスバ
ス、１０３……内部データバス、１０５−１……
アドレスバス端子、１０５−２……データバス端
子、１０５−３……ライト信号端子、１０５−４
……トレース信号端子、１０６……ライト制御信
号、１０７……検出回路、１０８……トレース信
号。
Claims (1)
- １ 単一半導体基板上に、中央処理装置と、処理
データを格納する内部データメモリを有するマイ
クロコンピユータにおいて、前記内部データメモ
リに接続する内部アドレスバスに接続され、外部
に内部アドレス信号を出力するためのアドレスバ
ス端子と、前記内部データメモリに接続する内部
データバスに接続され、外部とデータの入出力を
行なうためのデータバス端子と、前記内部データ
メモリへのデータの書き込み制御を行なうライト
信号を外部に出力するためのライト信号端子と、
前記内部データメモリへのデータを書き込むライ
トサイクル時にのみ、前記アドレスバス端子から
前記内部データメモリの書き込み番地を、前記デ
ータバス端子から書き込みデータを、前記ライト
信号端子から書き込み制御信号をそれぞれ出力せ
しめる検出回路とを具備することを特徴とする半
導体情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56026494A JPS57141760A (en) | 1981-02-25 | 1981-02-25 | Semiconductor information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56026494A JPS57141760A (en) | 1981-02-25 | 1981-02-25 | Semiconductor information processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57141760A JPS57141760A (en) | 1982-09-02 |
| JPS6342299B2 true JPS6342299B2 (ja) | 1988-08-23 |
Family
ID=12195043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56026494A Granted JPS57141760A (en) | 1981-02-25 | 1981-02-25 | Semiconductor information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57141760A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02125037A (ja) * | 1988-10-31 | 1990-05-14 | Toto Ltd | 便所装置 |
| JPH02106067U (ja) * | 1989-02-03 | 1990-08-23 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5958551A (ja) * | 1982-09-28 | 1984-04-04 | Toshiba Corp | マイクロプロセツサ |
| JPS6290733A (ja) * | 1985-10-16 | 1987-04-25 | Sanyo Electric Co Ltd | Ｒａｍ内容表示装置 |
| JPH0827740B2 (ja) * | 1986-10-24 | 1996-03-21 | 株式会社日立製作所 | デ−タ処理装置 |
| JPH03204737A (ja) * | 1990-01-08 | 1991-09-06 | Nec Corp | 信号処理プロセッサのデバッグ回路 |
| JPH03288256A (ja) * | 1990-04-03 | 1991-12-18 | Mitsubishi Electric Corp | マイクロプロセッサシステム |
| JPH086918A (ja) * | 1994-06-15 | 1996-01-12 | Nec Corp | マイクロコンピュータ |
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| JPS5314900A (en) * | 1976-07-26 | 1978-02-09 | Misao Matsuzaki | Mothproofing method |
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1981
- 1981-02-25 JP JP56026494A patent/JPS57141760A/ja active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS57141760A (en) | 1982-09-02 |
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