JPS61286947A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPS61286947A JPS61286947A JP60128676A JP12867685A JPS61286947A JP S61286947 A JPS61286947 A JP S61286947A JP 60128676 A JP60128676 A JP 60128676A JP 12867685 A JP12867685 A JP 12867685A JP S61286947 A JPS61286947 A JP S61286947A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、アドレス変換装置と緩衝記憶装置（以下、
キャッシュ装置と称する）を有する情報処理装置に関す
るものである。
キャッシュ装置と称する）を有する情報処理装置に関す
るものである。
第３図は、キャッシュ装置を有する従来の情報処理装置
を示すブロック図であり、図において、＋１１はメモリ
アドレスレジスタ、（２）はメモリアドレスレジスタ（
１１に保持された論理アドレスを実アドレスに変換する
アドレス変換装置、（３）はこのアドレス変換装置（２
）によって変換された実アドレスを保持するリアルアド
レスレジスタ、（４）は主記憶装置（図示せず）の内容
を保持するキャッシュ装置、（５）はキャッシュ装置（
４）内に含まれるインデックスアレイ、（６）はキャッ
シュ装置（４）内に含まれるデータアレイ、（７）はリ
アルアドレスレジスタ（３）とインデックスアレイ（５
）との内容を比較する第１の比較器、（８）は同じく第
２の比較器、（９）は第１および第２の比較器（７）お
よび（８）の出力に基づいてデータアレイ（６）からの
データの読出しを制御する制御回路、Ｑｌは制御回路（
９）の出力に基づいてデータアレイ（６１の内容を選択
的に読み出す選択器である。
を示すブロック図であり、図において、＋１１はメモリ
アドレスレジスタ、（２）はメモリアドレスレジスタ（
１１に保持された論理アドレスを実アドレスに変換する
アドレス変換装置、（３）はこのアドレス変換装置（２
）によって変換された実アドレスを保持するリアルアド
レスレジスタ、（４）は主記憶装置（図示せず）の内容
を保持するキャッシュ装置、（５）はキャッシュ装置（
４）内に含まれるインデックスアレイ、（６）はキャッ
シュ装置（４）内に含まれるデータアレイ、（７）はリ
アルアドレスレジスタ（３）とインデックスアレイ（５
）との内容を比較する第１の比較器、（８）は同じく第
２の比較器、（９）は第１および第２の比較器（７）お
よび（８）の出力に基づいてデータアレイ（６）からの
データの読出しを制御する制御回路、Ｑｌは制御回路（
９）の出力に基づいてデータアレイ（６１の内容を選択
的に読み出す選択器である。
次に、動作について説明する。なお、以下の説明では、
アドレス変換される前のアドレスを論理アドレスと呼び
、アドレス変換された後のアドレスを実アドレスと呼ぶ
ことにする。一般に、ｌ＋ｍビットの論理アドレスの上
位！ビットがアドレス変換されてｎビットの値が得られ
、この値に論理アドレスの下位ｍビットを付加してｎ＋
ｍピントの実アドレスが得られる。すなわち、論理アド
レスの下位ｍビットの値と実アドレスの下位ｍビットの
値は同一である（ｊｓ ｍ％ ｎは自然数）、ｊ第３図
において、キャッシュ装置（４）はインデックスアレイ
（５）とデータアレイ（６）から構成されており、イン
デックスアレイ（５）はデータアレイ（６）中に必要な
データが存在するか否かを調べるのに使用される。イン
デックスアレイ（５）中に保持されるデータは、対応す
る゛データアレイ（６）中のデータが主記憶装置（図示
せず）上で位置する実アドレスの値である。データアレ
イ（６）には、主記憶装置から取り出されたデータが保
持されている。
アドレス変換される前のアドレスを論理アドレスと呼び
、アドレス変換された後のアドレスを実アドレスと呼ぶ
ことにする。一般に、ｌ＋ｍビットの論理アドレスの上
位！ビットがアドレス変換されてｎビットの値が得られ
、この値に論理アドレスの下位ｍビットを付加してｎ＋
ｍピントの実アドレスが得られる。すなわち、論理アド
レスの下位ｍビットの値と実アドレスの下位ｍビットの
値は同一である（ｊｓ ｍ％ ｎは自然数）、ｊ第３図
において、キャッシュ装置（４）はインデックスアレイ
（５）とデータアレイ（６）から構成されており、イン
デックスアレイ（５）はデータアレイ（６）中に必要な
データが存在するか否かを調べるのに使用される。イン
デックスアレイ（５）中に保持されるデータは、対応す
る゛データアレイ（６）中のデータが主記憶装置（図示
せず）上で位置する実アドレスの値である。データアレ
イ（６）には、主記憶装置から取り出されたデータが保
持されている。
まず、メモリアドレスレジスタ（１１の下位ｍビットが
キャッシュ装置（４）のアドレス信号線ＣＡＣＡＤＲへ
送られ、上位！ビットがアドレス変換装置（２）の入力
信号線ＰＧＡＤＲへ送られる。アドレス変換装置（２）
は、論理アドレスを実アドレスへ変換する機能を有する
。すなわち、論理アドレスである入力信号ＰＧＡＤＨの
値に基づいて、テーブル検索等の処理を行い、その結果
として実アドレスである出力信号を生成する。アドレス
変換装置（２）の出力信号は、信号線ＲＬＡＤＲを介し
てリアルアドレスレジスタ（３）に設定される。キャッ
シュ装置（４）内に必要なデータが存在するか否かの判
定は、リアルアトシスレジスタ（３）の内容と信号線Ｃ
ＡＣＡＤＩ？に出力されたアドレスより読み出されたイ
ンデックスアレイ（５）の出力データとを、第１の比較
器（７）と第２の比較器（８）とにより比較することで
行われる。すなわち、比較器（７）もしくは（８）のど
ちらか一方の、出力が一致を示せば、必要なデータはデ
ータアレイ（６）中に存在することになり、制御回路（
９）の制御により選択器Ｑｌを介してデータが取り出さ
れる。一方、比較器（７）および（８１の両方の出力が
不一致を示せば、必要なデータはデータアレイ（６）中
に存在しないことになり、メモリリクエストを出すこと
によりデータは主記憶装置より取り出されることになる
。
キャッシュ装置（４）のアドレス信号線ＣＡＣＡＤＲへ
送られ、上位！ビットがアドレス変換装置（２）の入力
信号線ＰＧＡＤＲへ送られる。アドレス変換装置（２）
は、論理アドレスを実アドレスへ変換する機能を有する
。すなわち、論理アドレスである入力信号ＰＧＡＤＨの
値に基づいて、テーブル検索等の処理を行い、その結果
として実アドレスである出力信号を生成する。アドレス
変換装置（２）の出力信号は、信号線ＲＬＡＤＲを介し
てリアルアドレスレジスタ（３）に設定される。キャッ
シュ装置（４）内に必要なデータが存在するか否かの判
定は、リアルアトシスレジスタ（３）の内容と信号線Ｃ
ＡＣＡＤＩ？に出力されたアドレスより読み出されたイ
ンデックスアレイ（５）の出力データとを、第１の比較
器（７）と第２の比較器（８）とにより比較することで
行われる。すなわち、比較器（７）もしくは（８）のど
ちらか一方の、出力が一致を示せば、必要なデータはデ
ータアレイ（６）中に存在することになり、制御回路（
９）の制御により選択器Ｑｌを介してデータが取り出さ
れる。一方、比較器（７）および（８１の両方の出力が
不一致を示せば、必要なデータはデータアレイ（６）中
に存在しないことになり、メモリリクエストを出すこと
によりデータは主記憶装置より取り出されることになる
。
第３図に示すように構成された従来の情報処理装置の一
連の動作を第４図に示す。第４図のステップａＤにおい
て、メモリアドレスレジスタ（１）に必要なデータのア
ドレスが設定されると、ステップ（ロ）におけるアドレ
ス変換、およびステップα濁におけるリアルアドレスレ
ジスタ（３）の設定と、ステラブ（財）におけるキャッ
シュ装置（４）のアクセスとが同時に行われる０次に、
ステップａ９において、インデックスアレイ（５）の内
容とリアルアドレスレジスタ（３）の内容との比較を行
い、キャッシュ装置（４）内に必要なデータがあるか否
かを調べる。比較結果が不一致であれば、ステップαｅ
で主記憶装置より必要なデータを取りだす、一方、比較
結果が一致であれば、ステップαηでキャッシュ装置（
４）より必要なデータを取り出す。
連の動作を第４図に示す。第４図のステップａＤにおい
て、メモリアドレスレジスタ（１）に必要なデータのア
ドレスが設定されると、ステップ（ロ）におけるアドレ
ス変換、およびステップα濁におけるリアルアドレスレ
ジスタ（３）の設定と、ステラブ（財）におけるキャッ
シュ装置（４）のアクセスとが同時に行われる０次に、
ステップａ９において、インデックスアレイ（５）の内
容とリアルアドレスレジスタ（３）の内容との比較を行
い、キャッシュ装置（４）内に必要なデータがあるか否
かを調べる。比較結果が不一致であれば、ステップαｅ
で主記憶装置より必要なデータを取りだす、一方、比較
結果が一致であれば、ステップαηでキャッシュ装置（
４）より必要なデータを取り出す。
従来の情報処理装置は以上のように構成されているので
、キャッシュ装置を複数ユニット有する場合にはキャッ
シュ装置と同じ数だけアドレス変換装置を配設すること
が必要で、ハードウェア量が増えるという問題点があっ
た。
、キャッシュ装置を複数ユニット有する場合にはキャッ
シュ装置と同じ数だけアドレス変換装置を配設すること
が必要で、ハードウェア量が増えるという問題点があっ
た。
この発明は上記のような問題点を解消するためになされ
たもので、複数のキャッシュ装置の全てにアドレス変換
機能を持たせる必要のない情報処理装置を得ることを目
的とする。
たもので、複数のキャッシュ装置の全てにアドレス変換
機能を持たせる必要のない情報処理装置を得ることを目
的とする。
また、この発明の別の発明は、上記目的に加え、キャッ
シュ装置の幾つかにアドレス変換機能を持たせないよう
にした場合に生ずるであろう処理速度の低下を最小限に
抑えるようにした情報処理装置を得ることを目的とする
。
シュ装置の幾つかにアドレス変換機能を持たせないよう
にした場合に生ずるであろう処理速度の低下を最小限に
抑えるようにした情報処理装置を得ることを目的とする
。
この発明に係る情報処理装置は、アドレス変換手段を保
有しないキャッシュ装置に外部のアドレス変換装置によ
リアドレス変換された結果を保持するリアルアドレスレ
ジスタとその有効指示フラグとを設けるようにしたもの
である。
有しないキャッシュ装置に外部のアドレス変換装置によ
リアドレス変換された結果を保持するリアルアドレスレ
ジスタとその有効指示フラグとを設けるようにしたもの
である。
また、この発明の別の発明に係る情報処理装置は、上記
のものに、現在データを取り出そうとしているデータア
ドレスのアドレス境界と前回データを取り出したデータ
アドレスのアドレス境界とが異なることを検出する検出
手段を加え、この検出手段によリアドレス境界が異なる
ことが検出されたときにメモリリクエストを出力するよ
うにしたものである。
のものに、現在データを取り出そうとしているデータア
ドレスのアドレス境界と前回データを取り出したデータ
アドレスのアドレス境界とが異なることを検出する検出
手段を加え、この検出手段によリアドレス境界が異なる
ことが検出されたときにメモリリクエストを出力するよ
うにしたものである。
この発明におけるリアルアドレスレジスタと有効指示フ
ラグとは、キャッシュ装置からのデータの取出し時に、
必要なデータがキャッシュ装置内にあるか否かを調べる
ために、インデックスアレイから読み出されたリアルア
ドレスのデータと比較するのに使われる。
ラグとは、キャッシュ装置からのデータの取出し時に、
必要なデータがキャッシュ装置内にあるか否かを調べる
ために、インデックスアレイから読み出されたリアルア
ドレスのデータと比較するのに使われる。
また、この発明の別の発明では、現在データを取り出そ
うとしているデータアドレスのアドレス境界と前回デー
タを取り出したデータアドレスのアドレス境界とを比較
し、この２つのアドレス境界が異なる場合には無条件に
メモリリクエストを出し、外部のアドレス変換装置によ
リアドレス変換が終わった後にキャッシュ装置内に必要
なデータがあるか否かを調べ、必要なデータがキャッシ
ュ装置内にあればメモリリクエストを無効にしてキャッ
シュ装置よりデータを取り出し、必要なデータがキャッ
シュ装置内になければメモリリクエストの処理を引き続
き行いデータを主記憶装置より取り出す。
うとしているデータアドレスのアドレス境界と前回デー
タを取り出したデータアドレスのアドレス境界とを比較
し、この２つのアドレス境界が異なる場合には無条件に
メモリリクエストを出し、外部のアドレス変換装置によ
リアドレス変換が終わった後にキャッシュ装置内に必要
なデータがあるか否かを調べ、必要なデータがキャッシ
ュ装置内にあればメモリリクエストを無効にしてキャッ
シュ装置よりデータを取り出し、必要なデータがキャッ
シュ装置内になければメモリリクエストの処理を引き続
き行いデータを主記憶装置より取り出す。
以下、この発明の一実施例を図について説明する。第１
図において、（１１および（４）ないしα・は第３図に
示した従来の情報処理装置におけるものと同様のもので
ある。 ａＳは情報処理装置がメモリリクエストを発し
たときに、その時点での論理アドレスの値を保持するメ
モリアドレスレジスタ（１）の内容を信号線ＰＧＡＤＨ
を介して受は取り、テーブル検索等の処理によリアドレ
ス変換を行い、結果である実アドレスの値を信号線ＲＬ
ＡＤＲ上に出力するアドレス変換装置、ａ−はメモリア
ドレスレジスタ（１）の状態を検出してメモリリクエス
トの信号線ＭＥＭＲＥＱへの送出の制御を行い、制御信
号ｆｉＲＡＢＶを介して有効指示フラグ（２）の設定の
制御を行い、制御信号線ＲＡＢＳを介してリアルアドレ
スレジスタ（２１）の設定の制御を行う検出制御回路、
（２）はリアルアドレスレジスタ（２１）の−内容が有
効であるか無効であるかを示す有効指示フラグ、（２１
）はメモリアドレスレジスタ（１）の値に対応した実ア
ドレスの値を保持するリアルアドレスレジスタである。
図において、（１１および（４）ないしα・は第３図に
示した従来の情報処理装置におけるものと同様のもので
ある。 ａＳは情報処理装置がメモリリクエストを発し
たときに、その時点での論理アドレスの値を保持するメ
モリアドレスレジスタ（１）の内容を信号線ＰＧＡＤＨ
を介して受は取り、テーブル検索等の処理によリアドレ
ス変換を行い、結果である実アドレスの値を信号線ＲＬ
ＡＤＲ上に出力するアドレス変換装置、ａ−はメモリア
ドレスレジスタ（１）の状態を検出してメモリリクエス
トの信号線ＭＥＭＲＥＱへの送出の制御を行い、制御信
号ｆｉＲＡＢＶを介して有効指示フラグ（２）の設定の
制御を行い、制御信号線ＲＡＢＳを介してリアルアドレ
スレジスタ（２１）の設定の制御を行う検出制御回路、
（２）はリアルアドレスレジスタ（２１）の−内容が有
効であるか無効であるかを示す有効指示フラグ、（２１
）はメモリアドレスレジスタ（１）の値に対応した実ア
ドレスの値を保持するリアルアドレスレジスタである。
上記アドレス変換装置ａ鴫は、この情報処理装置内に含
まれる他の１つ以上のキャッシュ装置から送られてくる
論理アドレスに対してもアドレス変換を行い、実アドレ
スを送り返すという機能を有する。
まれる他の１つ以上のキャッシュ装置から送られてくる
論理アドレスに対してもアドレス変換を行い、実アドレ
スを送り返すという機能を有する。
本発明による第１図のように構成された情報処理装置の
一連の動作を第２図に示す。第２図中、αυおよび卸な
いしＱ？ｌの各ステップは第４図中に示したものと同様
のステップを示す、第２図では、ステップ（２１）にお
いて、現在設定されたメモリアドレスの上位ｌビットと
前回に設定されたメモリアドレスの上位βビットの比較
を行う。比較結果が一致であれば、現在メモリアドレス
レジスタ（１）に設定されている論理アドレスがアドレ
ス変換装置０８１によリアドレス変換されて、実アドレ
スの値がすでにリアルアドレスレジスタ（２１）中に存
在することになるので、通常のキャッシュアクセスを行
うことになる。一方、比較結果が不一致であれば、現在
のメモリアドレスレジスタ＋１１中の論理アドレスが、
アドレス変換装置（２）によリアドレス変換されて、実
アドレスの値が未だリアルアドレスレジスタ（２１）中
に存在しないことになるので、無条件にメモリリクエス
トを発する。以下、この場合の各ステップについて説明
する。
一連の動作を第２図に示す。第２図中、αυおよび卸な
いしＱ？ｌの各ステップは第４図中に示したものと同様
のステップを示す、第２図では、ステップ（２１）にお
いて、現在設定されたメモリアドレスの上位ｌビットと
前回に設定されたメモリアドレスの上位βビットの比較
を行う。比較結果が一致であれば、現在メモリアドレス
レジスタ（１）に設定されている論理アドレスがアドレ
ス変換装置０８１によリアドレス変換されて、実アドレ
スの値がすでにリアルアドレスレジスタ（２１）中に存
在することになるので、通常のキャッシュアクセスを行
うことになる。一方、比較結果が不一致であれば、現在
のメモリアドレスレジスタ＋１１中の論理アドレスが、
アドレス変換装置（２）によリアドレス変換されて、実
アドレスの値が未だリアルアドレスレジスタ（２１）中
に存在しないことになるので、無条件にメモリリクエス
トを発する。以下、この場合の各ステップについて説明
する。
ステップ（２３）では、無条件にメモリリクエストを発
し、さらに、このときにはメモリアドレスレジスタ（１
）中の論理アドレスとリアルアドレスレジスタ（２１）
中の実アドレスの対応が正しくないので、を効指示フラ
グ（至）を無効の状態に変える。
し、さらに、このときにはメモリアドレスレジスタ（１
）中の論理アドレスとリアルアドレスレジスタ（２１）
中の実アドレスの対応が正しくないので、を効指示フラ
グ（至）を無効の状態に変える。
次に、ステップ（２４）では、アドレス変換後、すなわ
ちメモリアドレスレジスタ＋１１中の論理アドレスに対
応した実アドレスが信号線ＲＬＡＤＲ上に出力された後
に、リアルアドレスレジスタ（２１）に信号ｉ ＲＬＡ
ＤＲ上のデータを設定し、有効指示フラグｔ２唾を有効
の状態に変える。
ちメモリアドレスレジスタ＋１１中の論理アドレスに対
応した実アドレスが信号線ＲＬＡＤＲ上に出力された後
に、リアルアドレスレジスタ（２１）に信号ｉ ＲＬＡ
ＤＲ上のデータを設定し、有効指示フラグｔ２唾を有効
の状態に変える。
続いて、ステップ（２５）では、新しくリアルアドレス
レジスタ（２１）に設定された内容に基づいて、キャッ
シュ装置（４）をアクセスする。
レジスタ（２１）に設定された内容に基づいて、キャッ
シュ装置（４）をアクセスする。
次に、ステップ（２６）では、インデックスアレイ（５
）の内容とリアルアドレスレジスタ（２１）の内容とを
第１の比較器（７）および第２の比較器（８）により比
較する。どちらか一方の比較器が一致するか否かを調ぺ
て、必要なデータがすでにキャッシュアレイ（６）中に
存在するか否かを検出する。存在すればステップ（２３
）へ、存在しなければステップ（２７）へ行く。
）の内容とリアルアドレスレジスタ（２１）の内容とを
第１の比較器（７）および第２の比較器（８）により比
較する。どちらか一方の比較器が一致するか否かを調ぺ
て、必要なデータがすでにキャッシュアレイ（６）中に
存在するか否かを検出する。存在すればステップ（２３
）へ、存在しなければステップ（２７）へ行く。
ステップ（２７）では、ステップ（２３）で発したメモ
リリクエストをそのまま継続して、主記憶装置より必要
なデータを取り出す。
リリクエストをそのまま継続して、主記憶装置より必要
なデータを取り出す。
また、ステップ（２８）では、ステップ（２２）で発し
たメモリリクエストを打ち切り、必要なデータをキャッ
シュ装置（４）より取り出す。
たメモリリクエストを打ち切り、必要なデータをキャッ
シュ装置（４）より取り出す。
以上述べてきたように、第１図の本発明による情報処理
装置と第３図の従来の情報処理装置とを比較した場合、
情報処理装置内に複数個のキャッシュ装置を設けたとき
に、各キャッシュ装置に対応したアドレス変換装置を保
持せずに構成できるので、本発明による情報処理装置の
方がハードツウエア量が少ないという利点がある。さら
に、処理速度の点についても、第２図と第４図とを比較
すると、第２図において、ステップ（２２）、ステップ
（２３）、ステップ（２４）、ステップ（２５）、ステ
ップ（２６）、ステップ（２７）と移っていく経路の処
理時間は、第４図における同様の場合と同じである。し
かし、第２図において、ステップ（２２）、ステップ（
２３）、ステップ（２４）、ステップ（２５）、ステッ
プ（２６）、ステップ（２８）と移っていく経路の処理
時間は、第４図におけるこの場合と同じ処理を行うステ
ップ（ロ）、ステップαｊ５ステップαＱ１ステップα
ηと移っていく経路の処理時間よりも長いが、第４図に
おけるステップ（２８）においてメモリリクエストを打
ち切ることによりその差を縮めるように工夫している。
装置と第３図の従来の情報処理装置とを比較した場合、
情報処理装置内に複数個のキャッシュ装置を設けたとき
に、各キャッシュ装置に対応したアドレス変換装置を保
持せずに構成できるので、本発明による情報処理装置の
方がハードツウエア量が少ないという利点がある。さら
に、処理速度の点についても、第２図と第４図とを比較
すると、第２図において、ステップ（２２）、ステップ
（２３）、ステップ（２４）、ステップ（２５）、ステ
ップ（２６）、ステップ（２７）と移っていく経路の処
理時間は、第４図における同様の場合と同じである。し
かし、第２図において、ステップ（２２）、ステップ（
２３）、ステップ（２４）、ステップ（２５）、ステッ
プ（２６）、ステップ（２８）と移っていく経路の処理
時間は、第４図におけるこの場合と同じ処理を行うステ
ップ（ロ）、ステップαｊ５ステップαＱ１ステップα
ηと移っていく経路の処理時間よりも長いが、第４図に
おけるステップ（２８）においてメモリリクエストを打
ち切ることによりその差を縮めるように工夫している。
なお、上記実施例では、キャッシュ装置として２カラム
の特定のものについて説明したが、他の構成のものであ
っても上記実施例と同様の効果を奏する。
の特定のものについて説明したが、他の構成のものであ
っても上記実施例と同様の効果を奏する。
以上のように、この発明によれば各キャッシュ装置毎に
対応したアドレス変換装置を保持することなくキャッシ
ュ装置を構成できるので、ハードウェア量が減少し装置
が安価にできるという効果がある。
対応したアドレス変換装置を保持することなくキャッシ
ュ装置を構成できるので、ハードウェア量が減少し装置
が安価にできるという効果がある。
さらに、本発明による構成を採用した際の処理速度の低
下も、メモリリクエストを発した後に、リアルアドレス
レジスタに有効な実アドレス値を設定したあとキャッシ
ュ装置内に必要なデータがあるか否かを検出することに
したので、最小限に押さえられる効果をある。
下も、メモリリクエストを発した後に、リアルアドレス
レジスタに有効な実アドレス値を設定したあとキャッシ
ュ装置内に必要なデータがあるか否かを検出することに
したので、最小限に押さえられる効果をある。
第１図はこの発明の一実施例による情報処理装置を示す
ブロック図、第２図は第１図に示した情報処理装置の一
連の動作を示す流れ図、第３図は従来の一実施例による
情報処理装置を示すブロック図、第４図は第３図に示し
た従来の情報処理装置の一連の動作を示す流れ図である
。 （１）はメモリアドレスレジスタ、（４）はキャッシュ
装置、（５）はインデックスアレイ、（６）はデータア
レイ、（７）および（８）は比較器、（９）は制御回路
、Ｏｌは選択器、α梼はアドレス変換装置、α埠は検出
制御回路、（至）は有効指示フラグ、（２１）はリアル
アドレスレジスタ。 なお、図中、同一符号は同一または相当部分を示す。
ブロック図、第２図は第１図に示した情報処理装置の一
連の動作を示す流れ図、第３図は従来の一実施例による
情報処理装置を示すブロック図、第４図は第３図に示し
た従来の情報処理装置の一連の動作を示す流れ図である
。 （１）はメモリアドレスレジスタ、（４）はキャッシュ
装置、（５）はインデックスアレイ、（６）はデータア
レイ、（７）および（８）は比較器、（９）は制御回路
、Ｏｌは選択器、α梼はアドレス変換装置、α埠は検出
制御回路、（至）は有効指示フラグ、（２１）はリアル
アドレスレジスタ。 なお、図中、同一符号は同一または相当部分を示す。
Claims (2)
- （１）主記憶装置の内容の写しを保持することにより主
記憶装置内のデータの取り出しを高速に行えるようにし
た複数の緩衝記憶装置を有する情報処理装置において、
上記複数の緩衝記憶装置の数より少ないあらかじめ定め
た緩衝記憶装置に設けられた、論理アドレスを実アドレ
スに変換するアドレス変換手段と、このアドレス変換手
段を保有しない緩衝記憶装置のアドレス制御部に設けら
れた、上記アドレス変換手段を有する緩衝記憶装置のア
ドレス変換手段によリアドレス変換された結果を保持す
るリアルアドレスレジスタと、このリアルアドレスレジ
スタの有効指示フラグとを備え、上記アドレス変換手段
を保有しない緩衝記憶装置内に必要なデータが存在する
か否かの判定を上記リアルアドレスレジスタおよび有効
指示フラグを使って行うことを特徴とする情報処理装置
。 - （２）主記憶装置の内容の写しを保持することにより主
記憶装置内のデータの取り出しを高速に行えるようにし
た複数の緩衝記憶装置を有する情報処理装置において、
上記複数の緩衝記憶装置の数より少ないあらかじめ定め
た緩衝記憶装置に設けられた、論理アドレスを実アドレ
スに変換するアドレス変換手段と、このアドレス変換手
段を保有しない緩衝記憶装置のアドレス制御部に設けら
れた、上記アドレス変換手段を有する緩衝記憶装置のア
ドレス変換手段によリアドレス変換された結果を保持す
るリアルアドレスレジスタと、このリアルアドレスレジ
スタの有効指示フラグと、現在データを取り出したアド
レス境界と前回データを取り出したアドレス境界とが異
なるときに上記主記憶装置へデータ取り出し要求を出す
要求手段と、この必要なデータの存在する論理アドレス
を上記アドレス変換手段によって実アドレスに変換した
後にこの実アドレスを上記リアルアドレスレジスタに設
定するとともに上記有効指示フラグを有効の状態にする
手段と、上記緩衝記憶装置中に必要なデータが存在する
か否かを検出する検出手段と、上記データが存在すると
きには上記データ取り出し要求を無効にして上記緩衝記
憶装置からデータを取り出す手段とを備えることを特徴
とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60128676A JPH0776945B2 (ja) | 1985-06-13 | 1985-06-13 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60128676A JPH0776945B2 (ja) | 1985-06-13 | 1985-06-13 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61286947A true JPS61286947A (ja) | 1986-12-17 |
| JPH0776945B2 JPH0776945B2 (ja) | 1995-08-16 |
Family
ID=14990687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60128676A Expired - Lifetime JPH0776945B2 (ja) | 1985-06-13 | 1985-06-13 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0776945B2 (ja) |
-
1985
- 1985-06-13 JP JP60128676A patent/JPH0776945B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0776945B2 (ja) | 1995-08-16 |
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