JP2000172675A - リストベクトル処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 高速でリストベクトルアドレスの処理をする
ことができるリストベクトル処理装置を提供する。 【解決手段】 ページ一致チェック部５０は可変速に送
られてくるリストアドレスに対してアドレス変換が同時
にできるか先行的に判別する。アドレス情報保持部５２
は、ページ一致チェック部５０からの通知およびリスト
アドレスの一時的な保持を行なう。同時要素先行通知部
５１は、ページ一致チェック部５０の通知に基づいてア
ドレス変換索引部６に対して同時にアドレス変換が可能
なリストアドレスの同時出力要素をサイクルごとに先行
して出力する。同時通知保持部６２は、アドレス変換が
行なえる状態になった時にすぐにアドレス変換実行に使
用できるように先行通知された前記同時出力要素を同時
出力要素バッファに保持する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、リストベクトルの
アドレス変換の処理を行うリストベクトル処理装置に関
する。

【０００２】

【従来の技術】近年、気象予測や原子力技術の分野にお
けるシミュレーション技術や資源探査分野における画像
処理等で、超高速の計算機の必要性が増大してきてい
る。この種の計算機においては、規則的なメモリアクセ
スの他にリスト状のメモリアクセスが頻繁に行われる。

【０００３】従来より、リストベクトル処理装置として
図７に示すものが知られている。このリストベクトル処
理装置は、リスト動作決定部１０１とアドレス変換索引
部１０２とを有している。リスト動作決定部１０１は、
アドレス情報保持部１０３とページ一致チェック部１０
４と同時出力要素出力制御部１０５とを有している。ア
ドレス情報保持部１０３は、複数のベクトル処理部から
のリストベクトルアドレスを受けて一時的に保持する。
ページ一致チェック部１０４は、アドレス情報保持部１
０３からのリストベクトルアドレスの複数の要素のメモ
リにおけるページが一致するかをチェックしページ一致
情報を出力する。同時出力要素出力制御部１０５は、ペ
ージ一致情報に基づいて同時に出力する複数の出力要素
を決定して同時出力要素とし、これらの同時出力要素を
アドレス変換索引部１０２に出力する。アドレス変換索
引部１０２は、完全にアドレス変換索引の処理が完了し
てから読み出し指示信号をリスト動作決定部１０１に送
る。リスト動作決定部１０１においては、アドレス変換
索引部１０２からの読み出し指示信号を受けた時にペー
ジ一致チェック部１０４がアドレス情報保持部１０３の
リストベクトルアドレスを読み出して上記チェックを開
始し、ページ一致チェック部１０４のチェックが終了し
てから、同時出力要素出力制御部１０５が動作を開始し
て同時出力要素をアドレス変換索引部１０２に出力す
る。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
リストベクトル処理装置においては、リストベクトルア
ドレスが可変速で通知され、アドレス変換索引部１０２
が完全にアドレス変換索引の処理が完了してから読み出
し指示信号をリスト動作決定部１０１に送り、かつ、リ
スト動作決定部１０１がアドレス変換索引部１０２から
の読み出し指示信号を受けた時に動作を開始するから、
アドレス変換索引部１０２で他のアドレス変換命令が使
用される中で的確な読み出しタイミングを計算すること
は困難であるので、固定的に長めの読み出し時間を設定
し、その時間が経過してからアドレス変換を開始してい
るため、リストベクトルアドレスの処理に一律に時間が
かかっている。

【０００５】本発明の目的は、リストベクトルアドレス
を高速に処理することができるリストベクトル処理装置
を提供することにある。

【０００６】

【課題を解決するための手段】前記課題を解決するため
に、請求項１記載の発明は、ベクトル命令を処理する複
数のベクトル処理部と、プログラムでアクセス可能な論
理アドレス空間を論理アドレスの上位Ｍビットと下位Ｎ
ビットで指定されるページに等分割し、上記ページに対
する変換アドレスを格納するアドレス変換バッファをも
ち複数のリストベクトルアドレスの内の１つの要素の論
理アドレスをＭ＋Ｎビットの内容でアドレス変換バッフ
ァにアクセスし変換させるアドレス変換索引部とを有
し、要素の論理ページアドレスのＭ＋Ｎビットの内容と
他のリストベクトルアドレスのＭ＋Ｎの内容でページの
一致をチェックすることにより、アドレス変換が同時に
できメモリへの同時アクセスが可能となる複数の要素を
選別しアドレス変換索引部でアドレス変換を行ってメモ
リに同時アクセスするリストベクトル処理装置におい
て、ベクトル処理部から可変速に送られてくるリストベ
クトルアドレスに対してアドレス変換が同時にできるか
先行的に判別するページ一致チェック手段と、該ページ
一致チェック手段からの通知およびリストベクトルアド
レスの一時的な保持を行ない読み出し指示がある時にこ
れら情報の出力を行なうアドレス情報保持手段と、ペー
ジ一致チェック手段の通知に基づいてアドレス変換索引
部に対して同時にアドレス変換が可能なリストベクトル
アドレスの同時出力要素をサイクルごとに先行して出力
する同時要素先行通知手段と、アドレス変換索引部の内
部でアドレス変換が行なえる状態になった時にすぐにア
ドレス変換実行に使用できるように先行通知された同時
出力要素を同時出力要素バッファに保持しこの同時出力
要素バッファの格納の最大量を超えて同時出力要素が出
力されないように同時要素先行通知手段との間で同時出
力要素の出力量を管理する同時通知保持手段とを有する
ことを特徴とする。

【０００７】請求項２記載の発明は、請求項１記載の発
明において、同時通知保持手段は、アドレス変換索引部
の内部でアドレス変換が行なえる状態であることを検出
するアドレス変換可能検出手段と、該アドレス変換可能
検出手段によりアドレス変換索引部の内部でアドレス変
換が行なえる状態であることを検出している時であって
同時出力要素バッファに同時出力要素が格納されていな
い時において同時要素先行通知手段から同時出力要素を
受けた時にこれらの同時出力要素をアドレス変換実行に
使用する手段とを有することを特徴とする。

【０００８】請求項３記載の発明は、ベクトル命令を処
理する複数のベクトル処理部と、プログラムでアクセス
可能な論理アドレス空間を論理アドレスの上位Ｍビット
と下位Ｎビットで指定されるページに等分割し、上記ペ
ージに対する変換アドレスを格納するアドレス変換バッ
ファをもち複数リストベクトルアドレスの内の１つの要
素の論理アドレスをＭ＋Ｎビットの内容でアドレス変換
バッファにアクセスし変換させるアドレス変換索引部と
を有し、要素の論理ページアドレスのＭ＋Ｎビットの内
容と他のリストベクトルアドレスのＭ＋Ｎの内容でペー
ジの一致をチェックすることにより、アドレス変換が同
時にできメモリへの同時アクセスが可能となる要素群を
選別しアドレス変換索引部でアドレス変換を行ってメモ
リに同時アクセスするリストベクトル処理装置におい
て、ベクトル処理部から可変速に送られてくるベクトル
アドレスに対してアドレス変換が同時にできるか先行的
に判別するページ一致チェック手段と、該ページ一致チ
ェック手段からの通知やベクトルアドレスの一時的な保
持を行ない読み出し指示がある時にこれら情報の出力を
行なうアドレス情報保持手段と、ページ一致チェック手
段の通知に基づいてアドレス変換索引部に対して同時に
アドレス変換が可能なリストベクトルアドレスの同時出
力要素をサイクルごとに先行して出力し、出力停止信号
を受けている時に同時出力要素の出力を停止する同時要
素先行通知手段と、アドレス変換索引部の内部でアドレ
ス変換が行なえる状態になった時にすぐにアドレス変換
実行に使用できるように先行通知された同時出力要素を
同時出力要素バッファに保持しこの同時出力要素バッフ
ァの格納の最大量を超えて同時出力要素が出力されない
ように出力停止信号を同時要素先行通知手段に通知する
同時通知保持手段とを有することを特徴とする。

【０００９】請求項４記載の発明は、請求項３記載の発
明において、同時通知保持手段は、アドレス変換索引部
の内部でアドレス変換が行なえる状態であることを検出
するアドレス変換可能検出手段と、該アドレス変換可能
検出手段によりアドレス変換索引部の内部でアドレス変
換が行なえる状態であることを検出している時であって
同時出力要素バッファに同時出力要素が格納されていな
い時において同時要素先行通知手段から同時出力要素を
受けた時にこれらの同時出力要素をアドレス変換実行に
使用する手段とを有することを特徴とする。

【００１０】請求項５記載の発明は、ベクトル命令を処
理する複数のベクトル処理部と、プログラムでアクセス
可能な論理アドレス空間を論理アドレスの上位Ｍビット
と下位Ｎビットで指定されるページに等分割し、上記ペ
ージに対する変換アドレスを格納するアドレス変換バッ
ファをもち複数リストベクトルアドレスの内の１つの要
素の論理アドレスをＭ＋Ｎビットの内容でアドレス変換
バッファにアクセスし変換させるアドレス変換索引部と
を有し、要素の論理ページアドレスのＭ＋Ｎビットの内
容と他のリストベクトルアドレスのＭ＋Ｎの内容でペー
ジの一致をチェックすることにより、アドレス変換が同
時にできメモリへの同時アクセスが可能となる要素群を
選別しアドレス変換索引部でアドレス変換を行ってメモ
リに同時アクセスするリストベクトル処理装置におい
て、ベクトル処理部から可変速に送られてくるベクトル
アドレスに対してアドレス変換が同時にできるか先行的
に判別するページ一致チェック手段と、該ページ一致チ
ェック手段からの通知やベクトルアドレスの一時的な保
持を行ない読み出し指示がある時にこれら情報の出力を
行なうアドレス情報保持手段と、ページ一致チェック手
段の通知に基づいてアドレス変換索引部に対して同時に
アドレス変換が可能なリストベクトルアドレスの同時出
力要素をサイクルごとに先行して出力する同時要素先行
通知手段と、アドレス変換索引部の内部でアドレス変換
が行なえる状態になった時にすぐにアドレス変換実行に
使用できるように先行通知された同時出力要素を同時出
力要素バッファに保持する同時通知保持手段とを有し、
同時要素先行通知手段は、同時通知保持手段の同時出力
要素バッファの同時出力要素の格納量を検出する同時出
力要素格納量検出手段と、該同時出力要素格納量検出手
段により同時通知保持手段の同時出力要素バッファの同
時出力要素の格納量が最大量に達したことが判断されて
いる時に同時出力要素の出力と停止させる出力停止手段
とを有することを特徴とする。

【００１１】請求項６記載の発明は、請求項５記載の発
明において、同時通知保持手段は、アドレス変換索引部
の内部でアドレス変換が行なえる状態であることを検出
するアドレス変換可能検出手段と、該アドレス変換可能
検出手段によりアドレス変換索引部の内部でアドレス変
換が行なえる状態であることを検出している時であって
同時出力要素バッファに同時出力要素が格納されていな
い時において同時要素先行通知手段から同時出力要素を
受けた時にこれらの同時出力要素をアドレス変換実行に
使用する手段とを有することを特徴とする。

【００１２】

【発明の実施の形態】次に、本発明の実施の形態を図面
に基づいて詳細に説明する。図１に示すように、本発明
の１つの実施の形態としてのリストベクトル処理装置
は、複数のベクトル処理部１、２、３、４とリスト動作
決定部５とアドレス変換索引部６とメモリ部７で構成さ
れる。リスト動作決定部５は、ベクトル処理部１、２、
３、４に接続されている。アドレス変換索引部６は、リ
スト動作決定部５に接続されている。メモリ部７は、ア
ドレス変換索引部６に接続されている。

【００１３】リスト動作決定部５は、ページ一致チェッ
ク部５０と同時要素先行通知部５１とアドレス情報保持
部５２とを有している。アドレス変換索引部６は、アド
レス変換バッファ６０とアドレス変換命令制御部６１と
同時通知保持部６２とで構成されている。アドレス変換
バッファ６０は、プログラムでアクセス可能な論理アド
レス空間を、論理アドレスの上位Ｍビットと下位Ｎビッ
トで指定されるページに等分割し、上記ページに対する
変換アドレスを格納している。アドレス変換命令制御部
６１は、複数のリストベクトルアドレス（以下「リスト
アドレス」という）のうちの１つの要素の論理アドレス
をＭ＋Ｎビットの内容でアドレス変換バッファ６０にア
クセスして変換させる。ページ一致チェック部５０は、
リストアドレスの要素の論理ページアドレスＭ＋Ｎビッ
トの内容と他のリストアドレスのＭ＋Ｎビットの内容と
でページの一致をチェックする。

【００１４】ベクトル処理部１〜４は同期して、ベクト
ル命令を処理してリストアドレスを可変速にリスト動作
決定部５に送り込む。リスト動作決定部５は、ベクトル
処理部１〜４から送り込まれた各々のリストアドレスを
同じページとしてアドレス変換できるかページ一致チェ
ック部５０にて一致チェックを行なう。これにより得ら
れた一致チェック情報とリストアドレス情報はアドレス
情報保持部５２を通過し、同時要素先行通知部５１にて
判別され、同時にアドレス変換が可能なリストアドレス
の複数の要素が同時出力要素としてサイクルごとに先行
してアドレス変換索引部６に出力される。

【００１５】アドレス変換索引部６では、アドレス変換
を必要とする他の命令が実行中によりアドレス変換バッ
ファ６０の検索が実行できないと、同時通知保持部６２
にてアドレス変換が行なえる状態になるまで一時的に先
行通知された同時出力要素をバッファ保持する。アドレ
ス変換命令制御部６１でリストアドレスのの変換が行な
えると判断されると同時通知保持部６２からリストアド
レスの同時出力要素が読み出されアドレス変換バッファ
６０によりアドレスを変換し、メモリ部７に対して通知
を行ないメモリアクセスを行なう。アドレス変換命令制
御部６１は同時出力要素の到着した時点ですでに実行可
能であれば、同時通知保持部６２に同時出力要素が保持
されること無くアドレス変換が開始される。

【００１６】逆に、アドレス変換命令制御部６１で先行
しているアドレス変換使用命令が終了しない場合に同時
通知保持部６２内に保持される同時出力要素は通知サイ
クルごとに保持され増加する。バッファの最大格納量を
超えて通知される前に同時通知保持部６２は同時要素先
行通知部５１に出力停止信号を通知して出力停止を要請
する。同時要素先行通知部５１の出力が停止するとペー
ジ一致チェック部５０からの通知およびリストアドレス
はアドレス情報保持部５２で一時的に保持され、出力停
止信号が解除された際にはアドレス情報保持部５２に保
持しているアドレス情報保持部５２から同時要素先行通
知部５１にページ一致情報が送られ、同時要素先行通知
部５１でのアドレス変換索引部６への出力が再開する。

【００１７】図２に示すように、ページ一致チェック部
５０では、入力されるリストアドレスを各々一致比較す
るコンペア回路５０１〜５０６の出力を、アドレス情報
保持部５２に通知する。アドレス情報保持部５２では同
期して入力されたアドレス情報とそのページ一致情報を
サイクルごとににバッファ５２０に格納すると共に１サ
イクル分の情報を読み出してレジスタ５２１に格納す
る。

【００１８】同時要素先行通知部５１は、レジスタ５２
１と、該レジスタ５２１の情報を読み取りページが一致
する複数の要素を小さい要素番号順に出力するセレクタ
５１０と、未だ出力してない要素を保持するレジスタ５
１１とを有している。レジスタ５１１の中で次出力サイ
クルに残った要素のうちで最も小さな要素番号とそのペ
ージ一致する複数の要素を出力していき、これを繰り返
し同期して入力された要素が全て出力した時に、次の要
素群がレジスタ５２１に格納されるようにアドレス情報
保持部５２に制御論理信号５１２が指示を与える。

【００１９】アドレス変換索引部６の同時通知保持部６
２では、セレクタ５１０の出力を受け取りバッファ６２
０に保持し、かつ最初の同時出力要素を出力レジスタ６
２１に格納しつつアドレス変換命令制御部６１の指示を
待つ。もしアドレス変換命令制御部６１から変換指示が
あれば、出力レジスタ６２１の同時出力要素をアドレス
変換バッファ６０に渡し検索させ、メモリアクセスを行
なうように指示する。このようにして前述したような処
理が実行される。ベクトル処理部１〜４とメモリ部７と
アドレス変換索引部６でのメモリアクセスに関しては、
当業者によってよく知られており、今回の発明には関係
ないためその詳細な構成については省略する。

【００２０】次に、本発明のリストベクトル処理装置の
動作を詳細に説明する。リスト処理決定部５の動作を図
１、図２および図３を参照して説明する。まず、ベクト
ル処理部１〜４からの入力が時刻１に行われる。これら
の入力をページ一致比較部５０のコンペア回路５０１〜
５０６で一致チェックし、その結果を時刻２に出力す
る。図３で示したアドレスは例えば要素０、３が同ペー
ジアドレス、同様に要素１、２が各別ページアドレスの
ために、ページ一致比較部５０での出力は図４のような
表となるとする。

【００２１】時刻２にコンペア結果が得られると、一致
チェック情報としてリストアドレスと共にアドレス情報
保持部５２に送られる。アドレス情報保持部５２では、
バッファ５２０にこの情報を格納すると共に、レジスタ
５２１に情報がまだ格納されてないため、時刻１０にこ
の情報をレジスタ５２１に格納する。レジスタ５２１に
情報が格納されると同時要素先行通知部５１は、ページ
一致結果を読み取り、セレクタ５１０で有効な４要素の
うち要素０が未出力であることから、時刻１１にセレク
タ５１０で０が選択されパタン１００１が得られる。時
刻１２にこのパタン１００１と要素０のリストアドレス
ページ情報（アドレスのＭ＋Ｎビット）とその他の同時
出力情報をアドレス変換索引部６に送り込む。

【００２２】上記同時出力情報をアドレス変換索引部６
内の同時通知保持部６２で時刻２２に受け取り、時刻２
５にバッファ６２０に格納保持すると共に、かつ出力レ
ジスタ６２１に時刻３０に格納する。アドレス変換制御
部６１はアドレス変換命令の実行が終わっていないた
め、これが終了する時刻１００になって出力レジスタ６
２１の内容をアドレス変換バッファ６０に渡し検索させ
る。時刻１００まで出力レジスタ６２１の出力は保持さ
れる。一方、同時要素先行通知部５１では、時刻１１に
セレクタ５１０でパタン１００１を選択した後、未だ出
力してない要素１、２を時刻２０にレジスタ５１１にパ
タン０１１０という形で格納する（１１１１から１００
１を反転させたものとのＡＮＤ（論理積）で生成され
る）。このレジスタ５１１のパタン０１１０を入力とし
てセレクタ５１０は未だ出力していない最小要素番号１
を時刻２１に選択し図４の表のようにパタン０１００を
得る。

【００２３】このパタン０１００を時刻２２に同時通知
保持部６２に通知し、同様に時刻３２にパタン００１０
を通知する。パタン００１０を出力するとレジスタ５１
１への入力はａ１１０になるため制御論理信号５１２
は、これを持ってアドレス情報保持部５２への読み出し
指示を行なう。時刻４０にレジスタ５２１に新たな要素
４〜７が格納される。同様にしてセレクタ５１０で時刻
４２、５２、６２とパタン１１００、００１０、０００
１など出力されようとするが、実際には時刻６２に出力
は行われない。同時通知保持部６２内のバッファ６２０
の容量が４であるため、時刻５３でバッファ６２０への
書込みが行われ、バッファ６２０内が最初の１００１を
除く０１００、００１０、１１００、００１０の４アド
レス分格納されたこととなるため、あらかじめこれを想
定し時刻３６に同時要素先行通知部５１に出力停止を要
求する出力停止信号を送る。出力停止信号を受けた同時
要素先行通知部５１はセレクタ５１０およびレジスタ５
１１をそのまま保持し、同時通知保持部６２への出力を
停止する。時刻１００にパタン０１００が出力レジスタ
６２１に読み出され、時刻１０１にバッファ６２０に空
きができ時刻１０２に出力停止信号による出力停止要求
が解除されると同時要素先行通知部５１は出力を時刻１
３０に再開する。

【００２４】次に、本発明の第２の実施形態を説明す
る。本発明の第１の実施形態では同時出力要素の格納量
が最大量（上限）を超えることを、同時通知保持部６２
でのみ管理し、出力停止要求と再開要求で管理してい
る。本発明の第２の実施形態においては、同時要素先行
通知部５１でアドレス変換索引部６の同時通知保持部６
２内のバッファ容量を管理させ、上限がきたら自らの判
定で出力停止させる。同時通知保持部６２から出力レジ
スタ６２１に情報を読み出した時に情報取り出し通知を
行ない、格納容量が１ワード分減ったことを同時要素先
行通知部５１が認知することで可能になる。

【００２５】図４に示すように、同時要素先行通知部５
１は、さらに出力した同時出力要素の出力の個数をカウ
ントするカウンタ５１３を持つ。また、アドレス変換索
引部６の同時通知保持部６２では、バッファ６２０に格
納された後に出力レジスタ６２１に情報出力された時に
情報取り出し通知をカウンタ５１３に通知する。この情
報取り出し通知を１回通知されるとカウンタ５１３の値
から１を減算する。カウンタ５１３の値がバッファ６２
０の最大容量になったら同時出力要素の出力を停止し、
減算されたら実行再開する。

【００２６】次に、本発明の第２の実施形態としてのリ
ストベクトル処理装置の動作を図５および図６を参照し
て説明する。同時要素先行通知部５１では、時刻１１に
セレクタ５１０でパタン１００１を選択し、カウンタ５
１３は１となる。その後に未だ出力してない要素１、２
を時刻２０にレジスタ５１１にパタン０１１０という形
で格納する（１１１１から１００１を反転させたものと
のＡＮＤで生成される）。レジスタ５１１のパタンを入
力としてセレクタ５１０は未だ出力していない最小要素
番号１を時刻２１に選択し図４の表に示すようにパタン
０１００を得る。これを時刻２２に同時通知保持部６２
に通知し、カウンタ５１３は＋１にしようとするが同時
に情報取り出し通知があるから１のままとなる。同様に
時刻３２にパタン００１０を通知する。パタン００１０
を出力するとレジスタ５１１への入力はａ１１０になる
ため制御論理信号５１２は、これを持ってアドレス情報
保持部５２への読み出し指示を行なう。時刻４０にレジ
スタ５２１に新たな要素４〜７が格納される。同様にし
て、セレクタ５１０で時刻４２、５２、６２とパタン１
１００、００１０、０００１など出力されようとする
が、時刻３２、４２、５２でバッファ６２０からの情報
取り出し通知が無いためカウンタは＋１とされつづけ時
刻５０に４となる。このため実際には時刻６２に出力は
行われない。時刻５４に同時要素先行通知部５１は出力
停止を自ら行ない、セレクタ５１０およびレジスタ５１
１をそのまま保持する。時刻１０１にパタン１１００が
出力レジスタ６２１に読み出され、時刻１００にバッフ
ァ６２０に空きができ時刻１０２に情報取り出し通知が
送られると同時要素先行通知部５１は時刻１３０に通知
を受け取り、カウンタ５１３の値が減算され出力が再開
できる。

【００２７】なお、本発明の実施形態においては、４つ
のベクトル処理部１〜４を有するものとして説明した
が、ベクトル処理部の数に制限はない。また、リスト動
作決定部５はメモリ部７に対して１つあるとして説明し
たが、リスト動作決定部５の数に制限はない。また、リ
スト動作決定部５の１つに対してアドレス変換索引部６
が１つであるとして説明したが、リスト動作決定部５が
複数のアドレス変換索引部６に振り分けて動作しても問
題ない。また、アドレス変換が可能であるのがアドレス
変換索引部６内で１つのページとして説明したが、これ
らの数に制限はない。また、本発明の実施形態における
動作の説明では、各処理部間や内のレイテンシに固定値
を用いて説明したが、これらの値に制限はない。また、
本発明の実施形態で説明したアドレス情報保持部のバッ
ファの容量に制限はない。また、本発明の実施形態で説
明した同時通知保持部６２のバッファの容量に制限はな
い。また、本発明の実施形態では、出力がかならず要素
０から出力するようにしたが、リスト命令では各要素を
無効化させるマスク付きリスト演算も知られている。こ
のようなケースではマスク情報とＡＮＤしてその要素が
有効なもののみを選定した後に上記の例を実行すること
により、有効な最小要素番号である要素Ｌからの出力が
可能となる。

【００２８】

【発明の効果】本発明によれば、アドレス変換索引部で
先行して実行されているアドレス変換命令が終了した後
にすぐにリストベクトルのアドレス変換が行なえるか
ら、高速でリストベクトルアドレスの処理をすることが
できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態としてのリストベクト
ル処理装置を示すブロック図である。

【図２】図１のリストベクトル処理装置の要部を詳細に
示すブロック図である。

【図３】図１のリストベクトル処理装置の動作を説明す
るための図である。

【図４】図１のリストベクトル処理装置の動作を説明す
るための他の図である。

【図５】本発明の第２の実施の形態としてのリストベク
トル処理装置を示すブロック図である。

【図６】図５のリストベクトル処理装置の動作を説明す
るための図である。

【図７】従来のリストベクトル処理装置を示すブロック
図である。

【符号の説明】

１〜４ ベクトル処理部 ５ リスト動作決定部 ６ アドレス変換索引部 ７ メモリ部 ５０ ページ一致チェック部 ５１ 同時要素先行通知部 ５２ アドレス情報保持部 ６０ アドレス変換バッファ ６１ アドレス変換命令制御部 ６２ 同時通知保持部 ５０１〜５０６ コンペア回路 ５１０ セレクタ ５１１ レジスタ ５１３ カウンタ ５２０ バッファ ５２１ レジスタ ６２０ バッファ ６２１ 出力レジスタ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１１年１２月２７日（１９９９．１２．
２７）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００６

【補正方法】変更

【補正内容】

【０００６】

【課題を解決するための手段】前記課題を解決するため
に、請求項１記載の発明は、ベクトル命令を処理する複
数のベクトル処理部と、プログラムでアクセス可能な論
理アドレス空間を論理アドレスの上位Ｍビットと下位Ｎ
ビットに分け分けた上位Ｍビットと下位Ｎビットで指定
されるページに等分割し、上記ページに対する変換アド
レスを格納するアドレス変換バッファをもち複数のリス
トベクトルアドレスの内の１つの要素の論理アドレスを
Ｍ＋Ｎビットの内容でアドレス変換バッファにアクセス
し変換させるアドレス変換索引部とを有し、要素の論理
ページアドレスのＭ＋Ｎビットの内容と他のリストベク
トルアドレスのＭ＋Ｎの内容でページの一致をチェック
することにより、アドレス変換が同時にできメモリへの
同時アクセスが可能となる複数のアドレスアクセスを行
う各々のアドレスを選別し、アドレス変換索引部でアド
レス変換を行ってメモリに同時アクセスするリストベク
トル処理装置において、ベクトル処理部から可変速に送
られてくるリストベクトルアドレスに対してアドレス変
換が同時にできるか先行的に判別するページ一致チェッ
ク手段と、該ページ一致チェック手段からの通知および
リストベクトルアドレスの一時的な保持を行ない読み出
し指示がある時にこれら情報の出力を行なうアドレス情
報保持手段と、ページ一致チェック手段の通知に基づい
てアドレス変換索引部に対して同時にアドレス変換が可
能なリストベクトルアドレスの同時出力要素をサイクル
ごとに先行して出力する同時要素先行通知手段と、アド
レス変換索引部の内部でアドレス変換が行なえる状態に
なった時にすぐにアドレス変換実行に使用できるように
先行通知された同時出力要素を同時出力要素バッファに
保持し、この同時出力要素バッファの格納の最大量を超
えて同時出力要素が出力されないように同時要素先行通
知手段との間で同時出力要素の出力量を管理する同時通
知保持手段とを有することを特徴とする。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ベクトル命令を処理する複数のベクトル
   処理部と、 プログラムでアクセス可能な論理アドレス空間を論理ア
   ドレスの上位Ｍビットと下位Ｎビットで指定されるペー
   ジに等分割し前記ページに対する変換アドレスを格納す
   るアドレス変換バッファをもち複数のリストベクトルア
   ドレスの内の１つの要素の論理アドレスを前記Ｍ＋Ｎビ
   ットの内容で前記アドレス変換バッファにアクセスし変
   換させるアドレス変換索引部とを有し、 前記要素の論理ページアドレスのＭ＋Ｎビットの内容と
   他のリストベクトルアドレスのＭ＋Ｎの内容でページの
   一致をチェックすることにより、アドレス変換が同時に
   できメモリへの同時アクセスが可能となる複数の要素を
   選別し前記アドレス変換索引部でアドレス変換を行って
   メモリに同時アクセスするリストベクトル処理装置にお
   いて、 前記ベクトル処理部から可変速に送られてくるリストベ
   クトルアドレスに対してアドレス変換が同時にできるか
   先行的に判別するページ一致チェック手段と、 該ページ一致チェック手段からの通知および前記リスト
   ベクトルアドレスの一時的な保持を行ない読み出し指示
   がある時にこれら情報の出力を行なうアドレス情報保持
   手段と、 前記ページ一致チェック手段の通知に基いて前記アドレ
   ス変換索引部に対して同時にアドレス変換が可能なリス
   トベクトルアドレスの同時出力要素をサイクルごとに先
   行して出力する同時要素先行通知手段と、 前記アドレス変換索引部の内部でアドレス変換が行なえ
   る状態になった時にすぐにアドレス変換実行に使用でき
   るように先行通知された前記同時出力要素を同時出力要
   素バッファに保持しこの同時出力要素バッファの格納の
   最大量を超えて前記同時出力要素が出力されないように
   前記同時要素先行通知手段との間で前記同時出力要素の
   出力量を管理する同時通知保持手段とを有することを特
   徴とするリストベクトル処理装置。
2. 【請求項２】 請求項１記載のリストベクトル処理装置
   において、 前記同時通知保持手段は、 前記アドレス変換索引部の内部でアドレス変換が行なえ
   る状態であることを検出するアドレス変換可能検出手段
   と、 該アドレス変換可能検出手段により前記アドレス変換索
   引部の内部でアドレス変換が行なえる状態であることを
   検出している時であって前記同時出力要素バッファに前
   記同時出力要素が格納されていない時において前記同時
   要素先行通知手段から同時出力要素を受けた時にこれら
   の同時出力要素をアドレス変換実行に使用する手段とを
   有することを特徴とするリストベクトル処理装置。
3. 【請求項３】 ベクトル命令を処理する複数のベクトル
   処理部と、 プログラムでアクセス可能な論理アドレス空間を論理ア
   ドレスの上位Ｍビットと下位Ｎビットで指定されるペー
   ジに等分割し前記ページに対する変換アドレスを格納す
   るアドレス変換バッファをもち複数リストベクトルアド
   レスの内の１つの要素の論理アドレスを前記Ｍ＋Ｎビッ
   トの内容で前記アドレス変換バッファにアクセスし変換
   させるアドレス変換索引部とを有し、 前記要素の論理ページアドレスのＭ＋Ｎビットの内容と
   他のリストベクトルアドレスのＭ＋Ｎの内容でページの
   一致をチェックすることにより、アドレス変換が同時に
   できメモリへの同時アクセスが可能となる要素群を選別
   し前記アドレス変換索引部でアドレス変換を行ってメモ
   リに同時アクセスするリストベクトル処理装置におい
   て、 前記ベクトル処理部から可変速に送られてくるベクトル
   アドレスに対してアドレス変換が同時にできるか先行的
   に判別するページ一致チェック手段と、 該ページ一致チェック手段からの通知やベクトルアドレ
   スの一時的な保持を行ない読み出し指示がある時にこれ
   ら情報の出力を行なうアドレス情報保持手段と、 前記ページ一致チェック手段の通知に基づいて前記アド
   レス変換索引部に対して同時にアドレス変換が可能なリ
   ストベクトルアドレスの同時出力要素をサイクルごとに
   先行して出力し、出力停止信号を受けている時に前記同
   時出力要素の出力を停止する同時要素先行通知手段と、 前記アドレス変換索引部の内部でアドレス変換が行なえ
   る状態になった時にすぐにアドレス変換実行に使用でき
   るように先行通知された前記同時出力要素を同時出力要
   素バッファに保持しこの同時出力要素バッファの格納の
   最大量を超えて前記同時出力要素が出力されないように
   前記出力停止信号を前記同時要素先行通知手段に通知す
   る同時通知保持手段とを有することを特徴とするリスト
   ベクトル処理装置。
4. 【請求項４】 請求項３記載のリストベクトル処理装置
   において、 前記同時通知保持手段は、 前記アドレス変換索引部の内部でアドレス変換が行なえ
   る状態であることを検出するアドレス変換可能検出手段
   と、 該アドレス変換可能検出手段により前記アドレス変換索
   引部の内部でアドレス変換が行なえる状態であることを
   検出している時であって前記同時出力要素バッファに前
   記同時出力要素が格納されていない時において前記同時
   要素先行通知手段から同時出力要素を受けた時にこれら
   の同時出力要素をアドレス変換実行に使用する手段とを
   有することを特徴とするリストベクトル処理装置。
5. 【請求項５】 ベクトル命令を処理する複数のベクトル
   処理部と、 プログラムでアクセス可能な論理アドレス空間を論理ア
   ドレスの上位Ｍビットと下位Ｎビットで指定されるペー
   ジに等分割し前記ページに対する変換アドレスを格納す
   るアドレス変換バッファをもち複数リストベクトルアド
   レスの内の１つの要素の論理アドレスを前記Ｍ＋Ｎビッ
   トの内容で前記アドレス変換バッファにアクセスし変換
   させるアドレス変換索引部とを有し、 前記要素の論理ページアドレスのＭ＋Ｎビットの内容と
   他のリストベクトルアドレスのＭ＋Ｎの内容でページの
   一致をチェックすることにより、アドレス変換が同時に
   できメモリへの同時アクセスが可能となる要素群を選別
   し前記アドレス変換索引部でアドレス変換を行ってメモ
   リに同時アクセスするリストベクトル処理装置におい
   て、 前記ベクトル処理部から可変速に送られてくるベクトル
   アドレスに対してアドレス変換が同時にできるか先行的
   に判別するページ一致チェック手段と、 該ページ一致チェック手段からの通知やベクトルアドレ
   スの一時的な保持を行ない読み出し指示がある時にこれ
   ら情報の出力を行なうアドレス情報保持手段と、 前記ページ一致チェック手段の通知に基づいて前記アド
   レス変換索引部に対して同時にアドレス変換が可能なリ
   ストベクトルアドレスの同時出力要素をサイクルごとに
   先行して出力する同時要素先行通知手段と、 前記アドレス変換索引部の内部でアドレス変換が行なえ
   る状態になった時にすぐにアドレス変換実行に使用でき
   るように先行通知された前記同時出力要素を同時出力要
   素バッファに保持する同時通知保持手段とを有し、 前記同時要素先行通知手段は、前記同時通知保持手段の
   前記同時出力要素バッファの前記同時出力要素の格納量
   を検出する同時出力要素格納量検出手段と、 該同時出力要素格納量検出手段により前記同時通知保持
   手段の前記同時出力要素バッファの前記同時出力要素の
   格納量が最大量に達したことが判断されている時に前記
   同時出力要素の出力と停止させる出力停止手段とを有す
   ることを特徴とするリストベクトル処理装置。
6. 【請求項６】 請求項５記載のリストベクトル処理装置
   において、 前記同時通知保持手段は、 前記アドレス変換索引部の内部でアドレス変換が行なえ
   る状態であることを検出するアドレス変換可能検出手段
   と、 該アドレス変換可能検出手段により前記アドレス変換索
   引部の内部でアドレス変換が行なえる状態であることを
   検出している時であって前記同時出力要素バッファに前
   記同時出力要素が格納されていない時において前記同時
   要素先行通知手段から同時出力要素を受けた時にこれら
   の同時出力要素をアドレス変換実行に使用する手段とを
   有することを特徴とするリストベクトル処理装置。