JPS5911944B2

JPS5911944B2 - 仮想計算機のシミュレ−ション方式

Info

Publication number: JPS5911944B2
Application number: JP54108404A
Authority: JP
Inventors: 英男鈴木; 直已松村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1979-08-25
Filing date: 1979-08-25
Publication date: 1984-03-19
Also published as: JPS5633736A

Description

【発明の詳細な説明】本発明は、仮想計算機を実現するシステムに卦いて、ホ
スト計算機が仮想計算機の特定の命令をシミユレートす
るとき、そのシミユレーシヨンを高速で行い得るように
した仮想計算機のシミユレーシヨン方式に関するもので
ある。

特に、本発明は、ホスト計算機が仮想計算機の各オペレ
ーテイングシステムに対して主記憶の連続した領域を占
有的に割当てるようにし、各仮想計算機は割当てられた
領域のみをアクセスするように、ハードウエアによるア
ドレス変換機構卦よびアドレス指定例外を検出する計算
機システムに卦いて、仮想計算機のオペレーティングシ
ステムの実行中に発行される特定命令を仮想計算機の管
理プログラムへ割出してシミユレートする場合における
シミユレーシヨンの高速化に関するものである。第１図
は本発明の前提としている計算機システムの主記憶割当
を示すものであつて、ＭＳは主記憶、ＢＡＳＥはベース
・レジスタ、ＬＩＭＩＴはリミツト・レジスタ、ＭＰＲ
ＦＸは第１のプレフイクス・レジスタ、ＰＲＥＦＸは第
２のプレフイクス・レジスタ、Ｍは仮想計算機、ＭＭは
仮想計算機モニタをそれぞれ示している。

ベース（ＢＡＳＥ）レジスタ、リミツト（ＬＩＭＩＴ）レジスタは仮想計算機に割当てられた領
域の先頭アドレス、最終アドレスを保持しているレジス
タであり、中央処理装置が該仮想計算機のプログラムを
実行中に主記憶をアクセスするときのアドレス変換に使
用される。

またＭＰＲＦＸレジスタは仮想計算機モニタ（ＭＭ）の
プレフイクス領域を指定するプレフイクス・レジスタで
あり、仮想計算機モニタの動作中のプレフイクシングあ
るいは、仮想計算機のプログラムの動作中の割込時のプ
レフイクシングにおいて使用される。ＰＲＥＦＸレジス
タは仮想計算機のプレフイクス領域を指定するプレフイ
クス・レジスタであり、割込時以外た卦いて、仮想計算
機のプログラムの動作中のプレフイクシヨンに卦いて使
用される。またＶＭＮ領域には複数のオペレーテイング
システム（ＶＭプログラム）を動作させるための管理プ
ログラム（ＶＭＭプログラム）が卦かれ、Ｍ＃１，ＶＭ
＃２、・・・・・・ＶＭ＃１領域には各仮想計算機のオ
ペレーテイングシステムが卦かれる。Ｍプログラムの実
行中であるかＶＭＭプログラムの実行中であるかによつ
て主記憶アクセス時のアドレシングが異なるため、いず
れのプログラムの実行中であるかを識別するために、動
作状態が定義される。ＭＭプログラム実行中にはホスト
マシンの主記憶全体のアクセスが可能であるのに対し、
Ｍプログラム実行中はそのＶＭに割当てられた領域内の
みをアクセス可能であるように制御される。そのＭ力珀
分の領域外をアクセスしようとするとアドレス指定例外
が認識され、そのＶＭに報告される。ＣＰＵの動作状態
は第２図に示されている。

ＣＰＵはＭＭ状態あるいはＭ状態で動作する。すなわち
ＭＭ状態はＶＭＭプログラムの実行中であることを示し
、Ｍ状態はＭプログラムの実行中であることを示してい
る。ＶＭ状態に卦いて割込みが発生するとＶＭＭ状態に
遷移し、ＭＭ状態に｝いて特定の命令ＲＴＮ命令が実行
されるとＶＭ状態へ遷移する。上記の状態はＣＰＵ内部
に保持された１ビツトの記憶機能の値により識別される
。次にＣＰＵの主記憶アクセス時のアドレス変換につい
て述べる。第３図は実施例に卦けるアドレス変換過程を
示したものである。第３図ａはＭ状態（割込時を除く）
に卦けるアドレス変換である。システム絶対アドレスは
主記憶装置上に割付けられたアドレスに対応するもので
あり、他のアドレスは、システム絶対アドレスに変換さ
れて主記憶アクセスが行なわれる。

システム絶対アドレスはＭＭプログラムは認識できるが
、ＶＭプログラムには認識できない。ＶＭプログラムで
認識できるアドレスは論理アドレス（ＶＭ）、実アドレ
ス（ＶＭ）、絶対アドレス（ＶＭ）だけで奈力、それぞ
れ従来の計算機に卦ける論理アト゛レス、実アドレス、
絶対アドレスに対応するものである４。５ＤＡＴ、プレ
フイクシング（Ｍ）も従来のＤｙｎａｍｉｃＡｄｄｒｅ
ｓｓＴｒａｎｓｌａｔｉＯ，Ｐｒｅｆｉｘｉｎｇに対応
する変換であう、それぞれＭの提供するＤＡＴテーブル
、プレフイクス値を使用して行なわれる。

′２アドレスげたはかせ２は上記絶対アドレスに対して
第１のＢＡＳＥレジスタの内容を加算する変換である。
この加算結果がＬＩＭＩＴレジスタの内容より大きいと
アドレス例外が認識される。したがつてＭプログラムが
動作中は、そのＶＭに割当てられた領域以外の領域への
アクセスはハードウエアによつて禁止される。ＢＡＳＥ
レジスタ、ＬＩＭＩＴレジスタは、Ｍの数に関係なくＣ
ＰＵ内部に一組だけ装備すれば十分であり、あるＭが別
のＭにデイスパツチされるときに、ＭＭによつてもＡＳ
Ｅレ゛ジスタ、ＬＩＭＩＴレジスタに次に実行されるＭ
に割当てられた領域の先頭アドレス、最終アドレス（シ
ステム絶対アドレス）がロードされる。第３図ｂはＭＭ
状態、及びＭ状態（割込時）に卦けるアドレス変換過程
である。まずＶＭＭ状態に卦けるアドレツシングを述べ
る。ＶＭＭプログラムの論理アドレス（ＶＭＭ）に対し
てはＤＡＴは行なわない。従つて論理アドレス（ＶＭＭ
）は即実アドレス（ＭＭ）とみなされ、実アドレス（Ｍ
Ｍ）はプレフイクシング（ＭＭ）による変換が行なわれ
てシステム絶対アドレスとなる。プレフイクシング（Ｍ
Ｍ）はホスト計算機がマルチプロセシングシステムのと
き必要なものである。プレフィシング（ＶＭＭ）で使わ
れるプレフイクス値はＭＭのプレフイクス領域を示す値
である。次に割込時のアドレツシングについて述べる。
ＶＭ状態で割込が発生すると、割込み処理に使用される
アドレスは実アドレス（ＭＭ）とみなされ、プレフイク
シング（ＶＭＭ）が行なわれる。同時にＭ状態からＭＭ
状態への遷移が発生し、に制御が移る。

ＶＭＭ状態で割込が発生した場合は、同様にプレフイク
シング（ＭＭ）が行われるが、状態遷移は発生しない。
次に本発明の特徴とする仮想計算機の特定命令のシミユ
レーシヨンで行なつている高速化について述べる。第４
図はＭ状態で出された特権命令が、プログラム割込を発
生させ、ＭＭのシミユレーシヨン・ルーチンによる処理
が行われる様子を表わしている。該シミユレーシヨン・
ルーチンはＶＭＭ状態で動作するため、命令、オベラン
ドプエツチのための主記憶アクセスはすべて実アドレス
（ＭＭ）で行なわれる。図中４、＠、Ｏで示されるよう
にシミユレーシヨンのために、該特権命令の出されたＶ
Ｍ領域へのアクセスがたびたび行なわれる。Ｍ領域への
アクセスのために、該シミユレーシヨン・ルーチンはＭ
のアドレス変換をシミユレートしなければならない。Ｍ
領域へのアクセスのシミユレートは第５図に示す通りで
ある。プログラム割込時にＭＭのブレフイクス領域に格
納された旧ＰＳＷをとり出し、ＤＡＴが指示されている
かどうかを調べ、もし指示されているならば、Ｍ（７）
ＤＡＴテーブルを使つてオペランドの実アドレスの計算
をしなければならない。この時のアドレス計算は第６図
イ，口に示されている。この計算をプログラムで実行す
るのは非常にオーバヘツドが大きく、シミユレーシヨン
の効率が悪くなるのは明らかである。本発明は、上記の
考察に基づくものであつて、シミユレーシヨンの際に必
要とされるオペレーテイング・システム上の論理アドレ
スから主記憶上のシステム絶対アドレスへの変換を、高
速で行い得るようにした仮想計算機のシミユレーシヨン
方式を提供することを目的としている。

そしてそのため、本発明の仮想計算機のシミユレーシヨ
ン方式は、複数のオペレーテイング・システムと、該オ
ペレーテイング・システムを管理する管理プログラムと
を備え、該管理プログラムの下に上記複数のオペレーテ
イング・システムを１つの計算機上に時分割的に動作さ
せると共に、複数のオペレーテイング・システムのそれ
ぞれに対して主記憶上の連続した領域を占有的に割当て
るようにし、且つアドレス変換のために、上記管理プロ
グラムの実行時又は割込時に使用される第１のプレフイ
クス・レジスタ、上記オペレーテイング・システムの実
行中に使用される第２のプレフイクス・レジスタ、セグ
メント・テーブル・アドレスを保持するコントロール●
レジスタ、該コントロール●レジスタを使用して動的ア
ドレス変換を行う動的アドレス変換機構、オペレーティ
ング・システムに割当てられた領域の先頭アドレスを保
持するベース・レジスタ、並びにオペレーテイング・シ
ステムに割当てられた最終アドレスを保持するリミツト
・レジスタを有する仮想計算機システムに卦いて、上記
オペレーテイング・システムの実行中に発生したプログ
ラム割込時に、上記第１のブレフイクス・レジスタの指
定する領域に割込みを惹起した命令を特定できる情報を
格納すると共に、上記管理プログラムのシミユレーシヨ
ン・ルーチンによつてロード・リアル・アドレス命令が
発行されたとき、上記動的アドレス変換機構内のＴＬＢ
によつてアドレス変換ができなかつた場合には、上記コ
ントロール・レジスタ内のセグメント・テーブル・アド
レスと上記ロード●リアル・アドレス命令で指定される
論理アドレスのセグメント・インデツクス部とを上記動
的アドレス変換機構の加算器で加算し、当該加算結果と
上記第２のプレフイクス・レジスタの内容とを上記動的
アドレス変換機構内のプレフイクス処理手段に入力して
プレフイクス処理を行い、当該プレフィクス処理結果と
上記ベース・レジスタの内容とを上記加算器で加算して
セグメント・テーブル・エントリのシステム絶対アドレ
スを算出し、当該セグメント・テーブル・エントリのシ
ストム絶対アドレスと上記リミツト・レジスタの内容と
を上記動的アドレス変換機構のアドレス例外検出手段に
入力してアドレス例外のチエツクを行い、アドレス例外
が検出されなかつたときには上記セグメント・テーブル
・エントリのシステム絶対アドレスを用いて主記憶をリ
ード・アクセスして該当するセグメント・テーブル・エ
ントリを読出し、読出されたセグメント・テーブル・エ
ントリ内のページ・テーブル・アドレスと上記論理アド
レスのページ・インデツクス部とを上記加算器で加算し
、当該加算結果と上記第２のプレフイクス・レジスタの
内容とを上記プレフイクス処理手段に入力してプレフイ
クス処理を行い、当該プレフイクス処理結果と上記ベー
ス・レジスタの内容とを上記加算器で加算してページ・
テーブル・エントリのシステム絶対アドレスを算出し、
当該ページ・テーブル・エントリのシステム絶対アドレ
スと上記リミツト・レジスタの内容とを上記アドレス例
外検出手段に入力してアドレス例外のチエツクを行い、
アドレス例外が検出きれなかつたときには上記ページ・
テープ，ル・エントリのシステム絶対アドレスを用いて
主記憶をリード・アクセスして該当するページ・テーブ
ル・エントリを読出すことを特徴とするものである。以
下、本発明を図面を参照しつつ説明する。本発明を要約
すると、本発明の第１の工夫は、アドレス計算に伴うオ
ーバヘツドを少なくするため第６図で示されている処理
を１つの命令（ＬＲＡ命令）で処理できるようにしたこ
とである。

従来ＬＲＡ（ＬＯＡＤＲＥＡＬＡＤＤＲＳＳ）命令では
第６図の４，５，０，０の部分を除いたものが処理され
ていた。また本発明の第２の工夫はＭ状態で割込が発生
した場合、シミユレーシヨンに必要な情報を、割込時Ｍ
Ｍのプレフイクス領域にハードウエアにより格納するよ
うにしたことである。このため実施例では命令のオペレ
ーシヨンコード卦よび該命令の論理アドレス（Ｍ）を格
納している。次に本発明の実施例を図面により説明する
。

第７図は仮想計算機システムとして動作する実計算機・
・−トウエアの１実施例プロツク図である。図中、１は
主記憶装置、２は記憶制御ユニツト（ＳＣＵ）、３は命
令ユーツト（１）、４は実行ユニツト（Ｅ）、５はコン
ソール、６はチヤンネル制御ユニツト（ＣＨＣ）、７は
入出力装置（１／０）である。本発明は、第７図に卦い
て、主として記憶制御ユニツト（ＳＣＵ）に関する。次
に記憶制御ユニツト（ＳＣＵ）のプロツク構成を第９図
に示す。

第９図に卦いて、１０はＴＢＬレジスタ、１１はＣＲＩ
レジスタ、１２はＣＨＲレジスタ、１３はＲＧＮ−１Ｄ
レジスタ、１４はベースレジスタとリミツトレジスタ、
１５はＡＭＲレジスタ、１６は選択ゲート、１７はＤＡ
Ｔ加算器、１８はＶＭ用プレフイクレジスタ、１８′は
ＭＭ用プレフイクスレジスタ、１９はＴＲレジスタ、２
０は比較回路、２１はプレフイクス回路、２２は比較回
路、２３はＳＴＯ−１Ｄレジスタ、２４はＬＡＲレジス
タ、２５は選択ゲート、２６はＴＬＢバツフア、２７と
２８は比較回路、２９はＴＷＲレジスタ、３０は選択ゲ
ートである。ＴＢＬレジスタ１０は主記憶より読出した
アドレス変換テーブルのデータを保持するレジスタであ
る。ＣＲｌレジスタ１１はアドレス変換テーブルのセグ
メント長｝よびセグメントテーブル先頭アドレスを保持
するレジスタである。ＣＨＲレジスタ１２はチヤネルか
らメモリアクセス要求があつたとき、アドレス卦よびデ
ータを保持するレジスタである。ＲＧＮ−１Ｄレジスタ
１３はチャネルからメモリアクセス要求が生じたときチ
ヤネルからアドレスとともに送られてくるリージヨン識
別子を保持するレジスタである。ＡＭＲｌ５はチヤネル
から送られて来たアドレスを修飾する情報を保持するレ
ジスタである。ＳＴＯ−１Ｄレジスタ２３は中央処理装
置に用意されているＳＴＯスタツクのうち現在有効なＳ
ＴＯ番号を保持するレジスタである。ＳＴＯ−１Ｄ２３
はＴＬＢ２６中に保持されているＩＤと比較されて対応
するＴＬＢエントリが該当するものであるかどうかチエ
ツクされる。ＬＡＲレジスタ２４は中央処理装置から主
記憶内のオペランドや命令にアクセスするときの論理ア
ドレスを保持するレジスタである。このレジスタはＴＬ
Ｂの内容との比較卦よびＤＡＴテーブルのアクセス時に
使用される。ＴＬＢ２６は主記憶内のＤＡＴテーブルを
索引することなくアドレス変換を高速に行うためのバツ
フアである。ＴＬＢ２６は論理アドレスの一部の情報を
使用して索引され、ＴＬＢ２６の１エントリには論理ペ
ージアドレスのうち索引に使用されなかつたビツト、論
理ページアドレスに対応する物理ページアドレス卦よび
ＴＬＢのエントリが登録されたとき有効であつたＳＴＯ
−１Ｄの値等が格納されている。通常、ＬＡＲレジスタ
２４内の論理アドレスはＴＬＢ２６を索引して物理アド
レスに変換される。ＴＷＲレジスタ２９はＴＬＢ２６を
リード／ライトするときに使用されるレジスタである。
第９図の動作は以下の通ｂである。まずＭ状態に卦ける
論理アドレス（Ｍ）の変換遍程を述べる。プログラム内
で指定されたベース・レジスタ、インデツクス・レジス
タ卦よびページ内相対アドレスをもとにして実効的な論
理アドレスがハードウエアによりもとめられてＬＡＲレ
ジスタ２４にセツトされる。この論理アドレスはセグメ
ント番号、ページ番号、ページ内相対アドレスに分けて
考えることができる。そしてセグメント番号の一部卦よ
びページ番号が選択ゲート２５を通してＴＬＢ２６に与
えられ対応するＴＬＢエントリ一を読出す。そしてＴＬ
Ｂから読出された論理アドレス部とＬＡＲレジスタ内の
ＴＬＢ索引に使用されなかつたセグメント番号の一部と
が比較回路２７により比較される。同時にＳＴＯ−１Ｄ
レジスタ２３の内容とＴＬＢエントリ中のＩＤ部とが比
較回路２８により比較される。そして比較回路２７訃よ
び２８が共に一致出力を発するときＴＬＢによるアドレ
ス変換は成功し、ＴＬＢエントリ中の物理アドレス部と
ＬＡＲレジスタ２４内のページ内相対アドレスとが選択
ゲート３０により結合されて、主記憶をアクセスするた
めの物理アドレスとなる。この求められた物理アドレス
により主記憶がアクセスされ動作が進行する。一方、比
較回路２７卦よび２８の少なくともいずれか一方が一致
出力を発しないときＴＬＢによるアドレス変換は失販す
る。このときには、主記憶に格納されているアドレス変
換テーブル（セグメントテーブル、ページテーブル）を
読出して物理アドレスを作成することになる。まず、Ｃ
Ｒｌレジスタ１１に保持されているセグメントテーブル
先頭アドレスとＬＡＲレジスタ２４内に保持されている
セグメント番号をＤＡＴ加算器１７で加算し、加算結果
をＴＲに一時保持する。そしてＴＲレジスタ１９の内容
について、プレフイクスレジスタ１８、比較回路２０、
プレフイクス回路２１により、周知のプレフィクス処理
を行なう。その後、プレフイクス処理されたＴＲレジス
タ１９の内容とＢＡＳＥレジスタ１４の内容をＤＡＴ加
算器１７で加算し、加算結果を再びＴＲレジスタ１９に
保持する。そしてこのＴＲレジスタ１９の内容とＬＩＭ
ＩＴレジスタ１４の内容を比較回路２２で比較する。も
しＴＲレジスタ１９の内容がＬＩＭＩＴレジスタ１４の
内容より大きければアドレス指定例外が発生し、アドレ
ス変換は中止される。

一方、正常な場合はＴＲレジスタ１９はシステム絶対ア
ドレスを保持しており、これを選択ゲート３０を経由し
て主記憶に送り、主記憶内のセグメントテーブル中から
セグメントテーブルエントリを読出しＴＢＬレジスタ１
０に保持する。そしてＴＢＬレジスタ中に読出されたセ
グメントテーブルエントリ中の一部ビツトがページテー
ブルの先頭アドレスとなつているので、これとＬＡＲレ
ジスタ２４中のページ番号をＤＡＴ加算器１７で加算し
、加算結果をＴＲレジスタ１９に一時保持する。そして
ＴＲレジスタ１９の内容について前記と同様なプレフイ
クス処理を行い、プレフイクス処理されたＴＲレジスタ
の内容とＢＡＳレジスタ１４の内容をＤＡＴ加算器１７
で加算し、加算結果を再びＴＲレジスタ１９は保持する
。そしてこのＴＲレジスタ１９の内容とＬＩＭＩＴレジ
ス夕１４の内容を再び比敏回路２２で比較、し、前記と
同様にアドレス指定例外の有無を判定する。アドレス例
外が発生しなければ処理を続行する。いまＴＲレジスタ
１９はシステム絶対アドレスを保持して｝り、これを選
択ゲート３０を介して主記憶に送り、主記憶内のベージ
テーブル中からベージテーブルエントリを読出しＴＢＬ
レジスタ１０に保持する。そしてＴＢＬレジスタ中に読
出されたページテーブルエントリ中の一部ビツトが実ペ
ージアドレスの上位ビツトに対応するものであるから、
これについて前述と同様にプレフイクス処理、ＢＡＳＥ
レジスタ１４の内容の加算、ＬＩＭＩＴレジスタとの比
較処理を行なう。アドレス指定例外が発生しなければＴ
Ｒレジスタ１９は、ＴＢＬレジスタ中のページテーブル
エントリの一部ビツトとＢＡＳＥレジスタ１４の値を加
算した値を保持して卦り、この値を選択ゲート３０へ送
力、ＬＡＲ２４内のページ内相対アドレスと結合するこ
とにより主記憶の物理アドレスが求められこの対応関係
がＴＬＢＫ登録される。これによりアドレス変換が終了
する。次にＭＭ状態で出されるＬＲＡ（ＩＪＯＡＤＲＥ
ＡＬＡＤＤＲＥＳＳ）命令の処理について述べる。第８
図にＬＲＡ命令の様式が示されている。ＬＲＡ命令は、
命令で示されているベース・レジスタの内容、インデツ
クス・レジスニタの内容卦よびデイスプレイスメント
を加算し、加算して得られた論理アドレスを実アドレス
（ＶＭ）に変換し、これを命令で指定されているレジス
タにセツトするものである。この命令の処理はＭ状態で
の変換でページテ；ーブルエントリ−を取り出すところ
までの処理が実行される。

これによつてＭＭ状態でＬＲＡ命令を実行すると、ハー
ドウエア土に保持されたアドレス変換情報（セグメント
・テーブル・アドレス、ブレフィクス値、ＢＡＳＥアド
レス、ＬＩＭＩＴ５アドレス）を使用し、ハードウエア
により高速に変換処理が行なわれるため、シミユレーシ
ヨンでアドレス計算に費やされたオーバヘツドが低減で
きる。またシミユレーシヨンに費やされるオーバヘツド
を低減するためにＶＭ状態で発生した割込，時に命令の
オペレーシヨンコード卦よび命令のオペランドの論理ア
ドレスを他の割込情報と同時に格納する。以上の説明か
ら明らかなように、本発明によれば、各オペレーテイン
グシステムの論理アドレスから主記憶上のシステム絶対
アドレスへの変換するための処理をハードウエア機構で
制御しているので上記変換が高速化できること、卦よび
プログラム割込みを惹起した特権命令を特定する情報例
えばオペレーシヨン・コード卦よびオペレーシヨン・ア
ドレスを仮想計算機モニタのプレフイクス領域に格納し
ているので、仮想計算機モニターがこれらの情報を容易
にアクセスすることが出来ることなどの効果が得られる
。

【図面の簡単な説明】

第１図は本発明の前提としている仮想計算機システムの
主記憶割当てを示す図、第２図は仮想計算機の動作状態
を示す図、第３図は本発明が適用される仮想計算機シス
テムに卦けるアドレス変換過程を示す図、第４図はＭ状
態で出された特権命令がプログラム割込みを発生させ、
ＭＭのシミユレーシヨン・ルーチンで処理される様子を
説明する図、第５図はＭ領域へのアクセスのシミユレー
トを示す図、第６図はＤＡＴテーブルを用いてシステム
絶対アドレスを求めるための処理過程を示す図、第７図
は仮想計算機システムとして動作する実計算機・・−ト
ウエアの１実施例プロツク図、第８図はロード・リアル
・アドレス命令の形式を示す図、第９図は記憶制御ユニ
ツトの１実施例のプロツク図である。１・・・・・・主記憶装置、２・・・・・・記憶制御ユ
ニツト、３・・・・・・命令ユニツト、４・・・・・・
実行ユニツト、５・・・・・・コンソール、６・・・・
・・チヤンネル制御ユニツト、７゜゜゛゛入出力装置、
１０・・・・・・ＴＢＬレジスタ、１１・・・・・・Ｃ
Ｒｌレジスタ、１２・・・・・・ＣＨＲレジスタ、１３
・・・・・・ＲＧＮ−１Ｄレジスタ、１４・・・・・・
ベース・レジスタとリミツト・レジスタ、１５・・・・
・・ＡＭＲレジスタ、１６・・・・・・選択ゲート、１
７・・・・・・ＤＡＴ加算器、１８・・・・・・Ｍ用プ
レイクズレジスタ、１８′・・・・・・ＭＭ用プレフイ
クスレジスタ、１９・・・・・・ＴＲレジスタ、２０・
・・・・・比較回路、２１・・・・・・プレフイクス回
路、２２・・・・・・比較回路、２３・・・・・・ＳＴ
Ｏ−１Ｄレジスタ、２４・・・・・・ＬＡＲレジスタ、
２５・・・・・・選択ゲート、２６・・・・・・ＴＬＢ
バツフア、２７と２８・・・・・・比較回路、２９・・
・・・・ＴＷＲレジスタ、３０・・・・・・選択ゲート
。

Claims

【特許請求の範囲】

１複数のオペレーテイング・システムと、該オペレー
ティング・システムを管理する管理プログラムとを備え
、該管理プログラムの下に上記複数のオペレーティング
・システムを１つの計算機上に時分割的に動作させると
共に、複数のオペレーティング・システムのそれぞれに
対して主記憶上の連続した領域を占有的に割当てるよう
にし、且つアドレス変換のために、上記管理プログラム
の実行時又は割込時に使用される第１のプレフイクス・
レジスタ、上記オペレーティング・システムの実行中に
使用される第２のプレフイクス・レジスタ、セグメント
・テーブル・アドレスを保持するコントロール・レジス
タ、該コントロール・レジスタを使用して動的アドレス
変換を行う動的アドレス変換機構、オペレーティング・
システムに割当てられた領域の先頭アドレスを保持する
ベース・レジスタ、並びにオペレーティング・システム
ムに割当てられた最終アドレスを保持するリミット・レ
ジスタを有する仮想計算機システムにおいて、上記オペ
レーティング・システムの実行中に発生したプログラム
割込時に、上記第１のプレフイクス・レジスタの指定す
る領域に割込みを惹起した命令を特定できる情報を格納
すると共に、上記管理プログラムのシミュレーション・
ルーチンによつてロード・リアル・アドレス命令が発行
されたとき、上記動的アドレス変換機構内のＴＬＢによ
つてアドレス変換ができなかつた場合には、上記コント
ロール・レジスタ内のセグメント・テーブル・アドレス
と上記ロード・リアル・アドレス命令で指定される論理
アドレスのセグメント・インデックス部とを上記動的ア
ドレス変換機構の加算器で加算し、当該加算結果と上記
第２のプレフイクス・レジスタの内容とを上記動的アド
レス変換機構内のプレフイクス処理手段に入力してプレ
フイクス処理を行い、当該プレフイクス処理結果と上記
ペース・レジスタの内容とを上記加算器で加算してセグ
メント・テーブル・エントリのシステム絶対アドレスを
算出し、当該セグメント・テーブル・エントリのシステ
ム絶対アドレスと上記リミット・レジスタの内容とを上
記動的アドレス変換機構のアドレス例外検出手段に入力
してアドレス例外のチェックを行い、アドレス例外が検
出されなかつたときには上記セグメント・テーブル・エ
ントリのシステム絶対アドレスを用いて主記憶をリード
・アクセスして該当するセグメント・テーブル・エント
リを読出し、読出されたセグメント・テーブル・エント
リ内のページ・テーブル・アドレスと上記論理アドレス
のページ・インデックス部とを上記加算器で加算し、当
該加算結果と上記第２のプレフィクス・レジスタの内容
とを上記プレフイクス処理手段に入力してプレフイクス
処理を行い、当該プレフイクス処理結果と上記ベース・
レジスタの内容とを上記加算器で加算してページ・テー
ブル・エントリのシステム絶対アドレスを算出し、当該
ページ・テーブル・エントリのシステム絶対アドレスと
上記リミット・レジスタの内容とを上記アドレス例外検
出手段に入力してアドレス例外のチェックを行い、アド
レス例外が検出されなかつたときには上記ページ・テー
ブル・エントリのシステム絶対アドレスを用いて主記憶
をリード・アクセスして該当するページ・テーブル・エ
ントリを読出すことを特徴とする仮想計算機のシミュレ
ーション方式。