JP2845616B2 - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
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- JP2845616B2 JP2845616B2 JP2331549A JP33154990A JP2845616B2 JP 2845616 B2 JP2845616 B2 JP 2845616B2 JP 2331549 A JP2331549 A JP 2331549A JP 33154990 A JP33154990 A JP 33154990A JP 2845616 B2 JP2845616 B2 JP 2845616B2
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- reset
- processors
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、パーソナルコンピュータ、ワークステーシ
ョン、オフィスコンピュータなどの情報処理装置におけ
るマルチプロセッサシステムおよびマルチプロセッサシ
ステムのシステム制御方式に関する。
ョン、オフィスコンピュータなどの情報処理装置におけ
るマルチプロセッサシステムおよびマルチプロセッサシ
ステムのシステム制御方式に関する。
［従来の技術］ 従来のマルチプロセッサシステムの構成は、例えば、
モトローラエム・シー88100リスク マイクロプロセッ
サ ユーザーズ マニュアル（1988年）の８−８項から
８−14項（MC88100 RISCMICROPROCESSOR USER'S MANUA
L,PP,8−８〜８−14,MOTOROLA Inc,1988）にその１例が
示されている。
モトローラエム・シー88100リスク マイクロプロセッ
サ ユーザーズ マニュアル（1988年）の８−８項から
８−14項（MC88100 RISCMICROPROCESSOR USER'S MANUA
L,PP,8−８〜８−14,MOTOROLA Inc,1988）にその１例が
示されている。
［発明が解決しようとする課題］ 上記従来技術では、マルチプロセッサシステムを構成
するプロセッサのうち、あるプロセッサが他のプロセッ
サのリセット制御及び再起動制御等のシステム制御を行
うことが考慮されておらず、エラーを生じたプロセッサ
が自身をシステムから切り離してしまうため、エラーの
内容に依らず、一律にシステムの性能が劣化するという
問題があった。
するプロセッサのうち、あるプロセッサが他のプロセッ
サのリセット制御及び再起動制御等のシステム制御を行
うことが考慮されておらず、エラーを生じたプロセッサ
が自身をシステムから切り離してしまうため、エラーの
内容に依らず、一律にシステムの性能が劣化するという
問題があった。
本発明の目的は、マルチプロセッサシステムにおける
このような問題を解決し、エラー発生時のシステムの性
能劣化を最小限としたシステムを提供することである。
このような問題を解決し、エラー発生時のシステムの性
能劣化を最小限としたシステムを提供することである。
［課題を解決するための手段］ 本発明では、上記目的を達するために、複数のプロセ
ッサを有するマルチプロセッサシステムにおいて、その
うち少なくとも１つのプロセッサが他のプロセッサから
の割り込みを受ける手段と、マルチプロセッサを構成す
る各プロセッサからアクセスできる場所に、各プロセッ
サのリセットの機能の制御を行うリセット制御手段と、
リセット要求であるという割り込み要因を設定する記憶
手段とを設けることとしたものである。
ッサを有するマルチプロセッサシステムにおいて、その
うち少なくとも１つのプロセッサが他のプロセッサから
の割り込みを受ける手段と、マルチプロセッサを構成す
る各プロセッサからアクセスできる場所に、各プロセッ
サのリセットの機能の制御を行うリセット制御手段と、
リセット要求であるという割り込み要因を設定する記憶
手段とを設けることとしたものである。
［作用］ エラーの発生により、リセットを要求するプロセッサ
は、リセット要求であるという割り込み要因を前記記憶
手段にセットし、しかる後に他のプロセッサからの割り
込みを受ける手段を介して、プロセッサに割り込みをか
ける。
は、リセット要求であるという割り込み要因を前記記憶
手段にセットし、しかる後に他のプロセッサからの割り
込みを受ける手段を介して、プロセッサに割り込みをか
ける。
割り込みを受け付けた第１のプロセッサは、割り込み
処理中に、その要因がリセット要求であることが判明し
た時点で、リセット要求を出した第２のプロセッサをリ
セットする。
処理中に、その要因がリセット要求であることが判明し
た時点で、リセット要求を出した第２のプロセッサをリ
セットする。
［実施例］ 以下、本発明の一実施例を第１図から第３図により説
明する。
明する。
第１図は、本発明の実施例のマルチプロセッサシステ
ムの構成を示したブロック図である。
ムの構成を示したブロック図である。
101は、プロセッサからの割り込みを受け付ける手段
を有する第１のプロセッサである第１のプロセッサユニ
ット、102は、第２のプロセッサである第２のプロセッ
サユニット、111は、第ｎのプロセッサユニット、103
は、各プロセッサのリセットを行うリセット制御ユニッ
ト、104は、各プロセッサユニットにより共有される主
記憶及びそのコントローラからなる主記憶ユニット、10
5は、システムに接続される入出力装置及びそのコント
ローラからなる複数のI/Oユニット、106は上記101から1
05に至る各ユニットを接続するシステムバス、107、108
および112は、リセット制御ユニットから各プロセッサ
ユニットに接続されるリセット線、109、110および113
は、リセット制御ユニットから各プロセッサユニットに
接続される割り込み線である。
を有する第１のプロセッサである第１のプロセッサユニ
ット、102は、第２のプロセッサである第２のプロセッ
サユニット、111は、第ｎのプロセッサユニット、103
は、各プロセッサのリセットを行うリセット制御ユニッ
ト、104は、各プロセッサユニットにより共有される主
記憶及びそのコントローラからなる主記憶ユニット、10
5は、システムに接続される入出力装置及びそのコント
ローラからなる複数のI/Oユニット、106は上記101から1
05に至る各ユニットを接続するシステムバス、107、108
および112は、リセット制御ユニットから各プロセッサ
ユニットに接続されるリセット線、109、110および113
は、リセット制御ユニットから各プロセッサユニットに
接続される割り込み線である。
第２図は、第１図におけるリセット制御ユニット103
の内部構成の例を示したものである。
の内部構成の例を示したものである。
210は、リセット制御手段であるリセット制御レジス
タ、202は、記憶手段である割り込み要因設定レジス
タ、203は割り込み制御レジスタである。
タ、202は、記憶手段である割り込み要因設定レジス
タ、203は割り込み制御レジスタである。
第３図は本発明例におけるリセット制御の手順の例を
示すフローチャートである。
示すフローチャートである。
本実施例のシステムは、プロセッサユニット101、10
2、…、111が主記憶を共有する密結合型のマルチプロセ
ッサシステムであり、リセット制御ユニット103以外
は、従来のマルチプロセッサシステムと同様の構成にな
っている。
2、…、111が主記憶を共有する密結合型のマルチプロセ
ッサシステムであり、リセット制御ユニット103以外
は、従来のマルチプロセッサシステムと同様の構成にな
っている。
本実施例では、第１のプロセッサユニットが他のプロ
セッサから割り込みを受け付ける後述の手段を有してい
るプロセッサであり、他のプロセッサであるプロセッサ
ユニット102、…、111とそれに接続されるリセット線及
び割り込み線は、ｎ−１組ある。
セッサから割り込みを受け付ける後述の手段を有してい
るプロセッサであり、他のプロセッサであるプロセッサ
ユニット102、…、111とそれに接続されるリセット線及
び割り込み線は、ｎ−１組ある。
リセット制御ユニット103は、システムバス106に接続
された各ユニットからアクセスできる３個のレジスタ、
すなわちリセット制御レジスタ201、割り込み要因設定
レジスタ202、及び割り込み制御レジスタ203を有する。
された各ユニットからアクセスできる３個のレジスタ、
すなわちリセット制御レジスタ201、割り込み要因設定
レジスタ202、及び割り込み制御レジスタ203を有する。
リセット制御レジスタ201には、各プロセッサのリセ
ット線107、108および112が接続されており、リセット
制御レジスタ201に値を設定することにより、各プロセ
ッサのリセット及びリセット解除を行うことができる。
ット線107、108および112が接続されており、リセット
制御レジスタ201に値を設定することにより、各プロセ
ッサのリセット及びリセット解除を行うことができる。
割り込み要因設定レジスタ202は、割り込みをかける
ユニットが、割り込み要因を設定する、通常のリードラ
イト可能なレジスタである。
ユニットが、割り込み要因を設定する、通常のリードラ
イト可能なレジスタである。
割り込み制御レジスタ203には、各プロセッサの割り
込み線109、110および113が接続されており、割り込み
制御レジスタ203に値を設定することにより、各プロセ
ッサへの割り込み及び割り込み解除を行うことができ
る。
込み線109、110および113が接続されており、割り込み
制御レジスタ203に値を設定することにより、各プロセ
ッサへの割り込み及び割り込み解除を行うことができ
る。
本実施例では割り込み制御レジスタ203を、第１のプ
ロセッサユニット101が他のプロセッサからの割り込み
を受け付ける手段として用いる。
ロセッサユニット101が他のプロセッサからの割り込み
を受け付ける手段として用いる。
また、割り込み制御レジスタ203は、I/Oユニット105
が各プロセッサに割り込みをかける、通常の割り込み処
理の手段としても用いることができる。
が各プロセッサに割り込みをかける、通常の割り込み処
理の手段としても用いることができる。
以下、リセット制御の手段について、第３図に依って
説明する。
説明する。
第２のプロセッサユニット102において何らかのエラ
ーが発生した場合（301）、まず第２のプロセッサユニ
ット102は、エラー要因を調べて、リセットを要求する
かどうかを判断し（302）、リセットを要求しない場合
は通常のエラー処理を行い（303）、リセットを要求す
る場合には第１のプロセッサユニット101に対して割り
込みを行う。
ーが発生した場合（301）、まず第２のプロセッサユニ
ット102は、エラー要因を調べて、リセットを要求する
かどうかを判断し（302）、リセットを要求しない場合
は通常のエラー処理を行い（303）、リセットを要求す
る場合には第１のプロセッサユニット101に対して割り
込みを行う。
第１のプロセッサユニット101への割り込みは以下の
ように行なわれる。
ように行なわれる。
まず、割り込み前処理（304）としてレジスタの内容
のスタックへの退避等の通常の処理と、割り込み要因設
定レジスタ202への設定として、割り込み要因が第２の
プロセッサユニット102からのリセット要求であること
の設定が行われる。
のスタックへの退避等の通常の処理と、割り込み要因設
定レジスタ202への設定として、割り込み要因が第２の
プロセッサユニット102からのリセット要求であること
の設定が行われる。
次に、割り込み制御レジスタ203への設定によって、
第１のプロセッサユニット101に接続される割り込み線1
09をアクティブにすること（305）が行われる。第２の
プロセッサユニット102は割り込みを発生させた後、リ
セット待ちの状態になる。
第１のプロセッサユニット101に接続される割り込み線1
09をアクティブにすること（305）が行われる。第２の
プロセッサユニット102は割り込みを発生させた後、リ
セット待ちの状態になる。
第１のプロセッサユニット101は、割り込み線109によ
る割り込みを受け付けた場合（306）、まず割り込み要
因を調査するために、割り込み要因設定レジスタ202の
内容を見る。そして、割り込み要因がリセット要求であ
るかどうかを判断する（307）。
る割り込みを受け付けた場合（306）、まず割り込み要
因を調査するために、割り込み要因設定レジスタ202の
内容を見る。そして、割り込み要因がリセット要求であ
るかどうかを判断する（307）。
割り込み要因がリセット要求でない場合は、通常の割
り込み処理（308）を行い、割り込み要因が第２のプロ
セッサユニット102からのリセット要求であった場合
は、まずシステム全体の動作状況を調べて第２のプロセ
ッサユニット102が単独でリセットできる状態にあるか
どうかを判断する（309）。
り込み処理（308）を行い、割り込み要因が第２のプロ
セッサユニット102からのリセット要求であった場合
は、まずシステム全体の動作状況を調べて第２のプロセ
ッサユニット102が単独でリセットできる状態にあるか
どうかを判断する（309）。
第２のプロセッサユニット102を単独でリセットでき
ない状態の場合には、第１のプロセッサユニット101
は、システム全体のリセット（310）を行う。
ない状態の場合には、第１のプロセッサユニット101
は、システム全体のリセット（310）を行う。
第２のプロセッサユニット102を単独でリセットでき
る状態の場合には、第１のプロセッサユニット101は、
第２のプロセッサユニット102のリセット要因の記録等
のリセット前処理を行い（311）、次に、リセット制御
レジスタ201に値を設定することにより、第２のプロセ
ッサユニット102に接続されるリセット線108をアクティ
ブにする（312）。
る状態の場合には、第１のプロセッサユニット101は、
第２のプロセッサユニット102のリセット要因の記録等
のリセット前処理を行い（311）、次に、リセット制御
レジスタ201に値を設定することにより、第２のプロセ
ッサユニット102に接続されるリセット線108をアクティ
ブにする（312）。
これにより、第２のプロセッサユニット102はリセッ
トされる（313）。第２のプロセッサユニット102がリセ
ットされた後、第１のプロセッサユニット101は、リセ
ット要因等に基づいて、第２のプロセッサユニット102
を再起動するかどうかを判断する（314）。
トされる（313）。第２のプロセッサユニット102がリセ
ットされた後、第１のプロセッサユニット101は、リセ
ット要因等に基づいて、第２のプロセッサユニット102
を再起動するかどうかを判断する（314）。
第２のプロセッサユニット102を再起動しない場合に
は、第１のプロセッサユニット101は第２のプロセッサ
ユニット102をシステムから切り離して、システムを縮
退稼動させる（315）。
は、第１のプロセッサユニット101は第２のプロセッサ
ユニット102をシステムから切り離して、システムを縮
退稼動させる（315）。
第２のプロセッサユニット102を再起動する場合に
は、第１のプロセッサユニット101は、リセット制御レ
ジスタ201を再設定することにより第２のプロセッサユ
ニット102のリセットを解除する（316）。これにより、
第２のプロセッサユニット102は再起動処理を開始する
（317）。
は、第１のプロセッサユニット101は、リセット制御レ
ジスタ201を再設定することにより第２のプロセッサユ
ニット102のリセットを解除する（316）。これにより、
第２のプロセッサユニット102は再起動処理を開始する
（317）。
以上の手順により、第２のプロセッサユニット102で
エラーが生じた際に、第１のプロセッサユニット101
は、エラーの内容に応じて、第２のプロセッサユニット
102のリセット及び再起動制御を行うことができる。
エラーが生じた際に、第１のプロセッサユニット101
は、エラーの内容に応じて、第２のプロセッサユニット
102のリセット及び再起動制御を行うことができる。
上記において、リセット要求を出している第２のプロ
セッサのみをリセットできる状態にある場合とは、シス
テムが第２のプロセッサにユーザプロセスを実行させて
いる場合であり、システムがリセット要求を出している
第２のプロセッサのみをリセットすることができない状
態にある場合とは、システムが第２のプロセッサにユー
ザプロセス以外のシステム固有のプロセスを実行させて
いる場合である。
セッサのみをリセットできる状態にある場合とは、シス
テムが第２のプロセッサにユーザプロセスを実行させて
いる場合であり、システムがリセット要求を出している
第２のプロセッサのみをリセットすることができない状
態にある場合とは、システムが第２のプロセッサにユー
ザプロセス以外のシステム固有のプロセスを実行させて
いる場合である。
また、リセット要求を出して個別にリセットされたプ
ロセッサを、個別に再起動して診断を行い、正常状態な
らば再マルチプロセッサシステムに含め、異常状態なら
システムから切り離しておく制御を行う。
ロセッサを、個別に再起動して診断を行い、正常状態な
らば再マルチプロセッサシステムに含め、異常状態なら
システムから切り離しておく制御を行う。
また、再起動されたプロセッサが正常状態である場合
とは、診断時にハードウェアの故障が検出されなかった
場合であり、異常状態である場合とはハードウェアの故
障が検出された場合である。
とは、診断時にハードウェアの故障が検出されなかった
場合であり、異常状態である場合とはハードウェアの故
障が検出された場合である。
本実施例では、第１のプロセッサユニット101を、他
のプロセッサからの割り込みを受け付けるプロセッサと
しているが、第１図に示したシステム構成は各プロセッ
サに対して対称になっているので、どのプロセッサで
も、他のプロセッサからの割り込みを受け付けられるよ
うにできることは明らかである。
のプロセッサからの割り込みを受け付けるプロセッサと
しているが、第１図に示したシステム構成は各プロセッ
サに対して対称になっているので、どのプロセッサで
も、他のプロセッサからの割り込みを受け付けられるよ
うにできることは明らかである。
以上述べたように、マルチプロセッサ中のあるプロセ
ッサが、他のプロセッサのリセット制御を行って、個別
にリセット及び再起動制御を行うことができ、さらに必
要に応じて、システム全体のリセット処理を行うことが
できる。
ッサが、他のプロセッサのリセット制御を行って、個別
にリセット及び再起動制御を行うことができ、さらに必
要に応じて、システム全体のリセット処理を行うことが
できる。
これにより、マルチプロセッサシステムにおいて、エ
ラー発生時のシステムの性能劣化を最小限とし、さらに
エラーの内容に応じたきめ細かいリセット制御及び再起
動制御を行う信頼性を高いシステムを構築することが可
能となる。
ラー発生時のシステムの性能劣化を最小限とし、さらに
エラーの内容に応じたきめ細かいリセット制御及び再起
動制御を行う信頼性を高いシステムを構築することが可
能となる。
また、本実施例は、主記憶を共有する密結合型マルチ
プロセッサシステムになっているが、本発明は主記憶を
共有しない疎結合型マルチプロセッサシステムにも適用
できる。
プロセッサシステムになっているが、本発明は主記憶を
共有しない疎結合型マルチプロセッサシステムにも適用
できる。
［発明の効果］ 本発明によれば、エラー発生時のシステムの性能劣化
を最小限としたマルチプロセッサシステムを提供するこ
とができる。
を最小限としたマルチプロセッサシステムを提供するこ
とができる。
第１図は本発明の一実施例のシステム構成図、第２図は
第１図のリセット制御ユニットの構成図、第３図はリセ
ット制御の手順の例を示すフローチャートである。 符号の説明 101……第１のプロセッサユニット、102……第２のプロ
セッサユニット、103……リセット制御ユニット、201…
…リセット制御レジスタ、202……割り込み要因設定レ
ジスタ、203……割り込み制御レジスタ。
第１図のリセット制御ユニットの構成図、第３図はリセ
ット制御の手順の例を示すフローチャートである。 符号の説明 101……第１のプロセッサユニット、102……第２のプロ
セッサユニット、103……リセット制御ユニット、201…
…リセット制御レジスタ、202……割り込み要因設定レ
ジスタ、203……割り込み制御レジスタ。
フロントページの続き (56)参考文献 特開 昭59−79370（ＪＰ，Ａ) 特開 昭59−165171（ＪＰ，Ａ) 特開 昭55−6672（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 15/16
Claims (5)
- 【請求項１】複数のプロセッサと、 前記複数のプロセッサのうちの１つのプロセッサから他
のプロセッサへの割り込みを受け付ける手段と、 前記複数のプロセッサの各々からアクセスされ、前記複
数のプロセッサのうちの１つのプロセッサからのリセッ
ト要求を示す割り込み要因を保持する記憶手段と、 前記複数のプロセッサの各々と接続され、前記複数のプ
ロセッサのうちの第１のプロセッサの指示に基づいて、
第２のプロセッサのリセットを制御するリセット制御手
段と を有し、 前記複数のプロセッサのうちの割り込まれたプロセッサ
は、前記記憶手段に保持された割り込み要因に基づい
て、前記リセット制御手段に対する指示を行う ことを特徴とするマルチプロセッサシステム。 - 【請求項２】請求項１記載のマルチプロセッサシステム
であって、 前記割り込まれたプロセッサは、前記記憶手段に保持さ
れた割り込み要因が他のプロセッサからのリセット要求
である場合、 当該他のプロセッサのみをリセットできる状態にあれ
ば、上記リセット制御手段に対して、当該他のプロセッ
サのみをリセットするという指示を行い、 当該他のプロセッサのみをリセットすることができない
状態にあれば、上記リセット制御手段に対して、システ
ム全体をリセットするという指示を行う ことを特徴とするマルチプロセッサシステム。 - 【請求項３】請求項２記載のマルチプロセッサシステム
において、 前記他のプロセッサのみをリセットできる状態とは、シ
ステムが前記他のプロセッサにユーザプロセスを実行さ
せている状態であり、 前記他のプロセッサのみをリセットすることができない
状態とは、システムが前記他のプロセッサにユーザプロ
セス以外のシステム固有のプロセスを実行させている状
態である ことを特徴とするマルチプロセッサシステム。 - 【請求項４】請求項２または３記載のマルチプロセッサ
システムにおいて、 リセット要求を出して個別にリセットされたプロセッサ
を、個別に再起動して診断を行い、 正常状態ならば再びマルチプロセッサシステムに含め、 異常状態ならシステムから切り離しておく制御を行う ことを特徴とするマルチプロセッサシステム。 - 【請求項５】請求項４記載のマルチプロセッサシステム
において、 再起動されたプロセッサが正常状態である場合とは、診
断時にハードウェアの故障が検出されなかった場合であ
り 異常状態である場合とはハードウェアの故障が検出され
た場合である ことを特徴とするマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2331549A JP2845616B2 (ja) | 1990-11-28 | 1990-11-28 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2331549A JP2845616B2 (ja) | 1990-11-28 | 1990-11-28 | マルチプロセッサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04195666A JPH04195666A (ja) | 1992-07-15 |
| JP2845616B2 true JP2845616B2 (ja) | 1999-01-13 |
Family
ID=18244912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2331549A Expired - Fee Related JP2845616B2 (ja) | 1990-11-28 | 1990-11-28 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2845616B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4881696B2 (ja) * | 2006-11-07 | 2012-02-22 | 新日本無線株式会社 | インターフェースシステム |
| JP2009187297A (ja) * | 2008-02-06 | 2009-08-20 | Ricoh Co Ltd | 組み込み機器およびその高速起動方法 |
| JP5038237B2 (ja) * | 2008-06-06 | 2012-10-03 | 株式会社リコー | 電子機器、画像形成装置、電子機器の起動制御方法、起動制御プログラム及び記録媒体 |
-
1990
- 1990-11-28 JP JP2331549A patent/JP2845616B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04195666A (ja) | 1992-07-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |