JP4881696B2 - インターフェースシステム - Google Patents
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Description
10:シフトレジスタ、20,20’:制御レジスタ群、30:ID判定部、30’:IDチェッカ
200:制御部
Claims (1)
- 入力データを格納するシフトレジスタと、該シフトレジスタに格納されたデータの内の第1のデータがIDコードと一致するか否かを判定するID判定部と、複数の制御レジスタを備え前記ID判定部においてIDコード一致が判定されたとき前記シフトレジスタに格納されたデータの内の第2のデータをアドレスとして1つの制御レジスタが選択され当該選択された制御レジスタに前記シフトレジスタに格納されたデータの内の第3のデータが書き込まれることにより当該選択された制御レジスタに対応する負荷を制御する制御レジスタ群と、を有するシリアルインターフェース回路を備え、複数の該シリアルインターフェース回路を前記入力データおよび入力クロックに対して並列接続するとともに、リセット経路により直列接続して構成したインターフェースシステムであって、
前記シリアルインターフェース回路は、
前記制御レジスタ群の内の特定の1つの制御レジスタが前記IDコード書込み用のIDレジスタとして割り当てられ、
入力側の前記リセット経路からリセット指令を受けることにより、前記IDレジスタを初期化するとともにリセット指令を出力側のリセット経路から出力し、
前記入力側の前記リセット経路からのリセット指令が解除されることにより、前記IDレジスタを書込み可能とし、前記第2のデータによって前記IDレジスタが選択され、前記第3のデータがIDコードとして前記IDレジスタに書き込まれることにより、前記出力側のリセット経路へのリセット指令を解除する、
ことを特徴とするインターフェースシステム。
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JP2006301939A JP4881696B2 (ja) | 2006-11-07 | 2006-11-07 | インターフェースシステム |
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