JP2008117306A

JP2008117306A - インターフェースシステム

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Publication number: JP2008117306A
Application number: JP2006301939A
Authority: JP
Inventors: Kenichi Ogasawara; 健一小笠原
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2006-11-07
Filing date: 2006-11-07
Publication date: 2008-05-22
Anticipated expiration: 2026-11-07
Also published as: JP4881696B2

Abstract

【課題】各シリアルインターフェース回路に任意のＩＤコードを付与できるようにする。
【解決手段】ＩＤコードを書き込むＩＤレジスタに、制御レジスタ群の内の１つの制御レジスタを割り当てる。リセット入力端子ＲＥＳＥＴを“０”にセットすることで、全部のシリアルインターフェース回路のＩＤレジスタのＩＤコードを「００ｈ」に初期化するとともに制御出力端子ＣＴＲＬＯを“０”にする。リセット入力端子ＲＥＳＥＴを“１”にセットすることで、ＩＤレジスタにＩＤコードを書込み可能とし、「００ｈ」以外のＩＤコードをＩＤレジスタに書き込むと、制御出力端子ＣＴＲＬＯを“１”にする。
【選択図】図２

Description

本発明は、個々に異なったＩＤが付与される複数のシリアルインターフェース回路を入力データおよび入力クロックに対してパラレルに接続したインターフェースシステムにかかり、特に個々のシリアルインターフェース回路に任意のＩＤを付与できるようにしたインターフェースシステムに関するものである。

図５に従来例のインターフェースシステムの構成を示す。１００Ａ’，１００Ｂ’は同一構成のシリアルインターフェース回路であり、それぞれシフトレジスタ１０、制御レジスタ群２０’、ＩＤチェッカ３０’を具備する。シフトレジスタ１０は４８ビット構成である。ＩＤチェッカ３０’には、シリアルインターフェース１００Ａ’，１００Ｂ’を識別するための個別のＩＤコードが１６ビットで予め固定的にセットされている。制御レジスタ群２０’は、アドレスが１６ビットで付与された合計２５６個の１６ビットの制御レジスタＲ０〜Ｒ２５５からなり、アドレスによって選択された特定の制御レジスタにデータが書き込まれることにより負荷を制御する。

この図５のインターフェースシステムでは、各シリアルインターフェース１００Ａ’，１００Ｂ’は、シフトレジスタ１０に、クロック入力端子ＳＣＬからクロック信号が入力し、データ入力端子ＳＤＡから４８ビットのシリアル入力データが入力すると、当該４８ビットのシリアル入力データの上位１６ビットのデータがＩＤチェッカ３０’において、１６ビットのＩＤコードと比較される。

例えば、その上位１６ビットのデータが、シリアルインターフェース１００Ａ’のＩＤコードと合致する場合には、ＩＤチェッカ３０’の出力によって、シリアルインターフェース１００Ａ’の制御レジスタ群２０’が書込み可能となる。そして、当該シリアル入力データの中位の１６ビットのデータがアドレスとなって、制御レジスタ群２０’内の制御レジスタＲ０〜Ｒ２５５のいずれかが選択され、当該選択された制御レジスタに当該シリアル入力データの下位１６ビットのデータが書き込まれる。これにより、図示しない負荷が当該選択された制御レジスタに書き込まれた１６ビットのデータに応じて制御される。例えば、当該選択された制御レジスタの負荷が１６個のＬＥＤを駆動する回路である場合は、当該選択された制御レジスタに格納されたデータ内容に応じて、その１６個のＬＥＤが所定の点灯状態を示すことになる。

このように、複数のシリアルインターフェース回路を並列に接続でき、その最大個数はＩＤコードの数（１６ビットでは２５６個）で決まるため、必要なシリアルデータを制御装置（図示せず）から各シリアルインターフェース回路に転送するのみで、多数の負荷の内から任意の負荷を選択して任意の内容に制御することが可能となる。

ところが、この図５のインターフェースシステムでは、シリアルインターフェース回路毎に、互いに異なった固定のＩＤコードを予めセットしておく必要があるため、そのＩＤコードのためにフラッシュＲＯＭ作り込み等の特殊プロセス、又はヒューズ切断等の特殊処理が必要となる。

本発明の目的は、特殊プロセスや特殊処理を用いることなく、且つ外部回路を増やすことなく、複数のシリアルインターフェース回路に互いに異なった任意のＩＤコードを付与できるようにしたインターフェースシステムを提供することである。

上記目的を達成するために、請求項１にかかる発明のインターフェースシステムは、入力データを格納するシフトレジスタと、該シフトレジスタに格納されたデータの内の第１のデータがＩＤコードと一致するか否かを判定するＩＤ判定部と、複数の制御レジスタを備え前記ＩＤ判定部においてＩＤコード一致が判定されたとき前記シフトレジスタに格納されたデータの内の第２のデータをアドレスとして１つの制御レジスタが選択され当該選択された制御レジスタに前記シフトレジスタに格納されたデータの内の第３のデータが書き込まれることにより当該選択された制御レジスタに対応する負荷を制御する制御レジスタ群と、を有するシリアルインターフェース回路を備え、複数の該シリアルインターフェース回路を前記入力データおよび入力クロックに対して並列接続するとともに、リセット経路により直列接続して構成したインターフェースシステムであって、前記シリアルインターフェース回路は、前記制御レジスタ群の内の特定の１つの制御レジスタが前記ＩＤコード書込み用のＩＤレジスタとして割り当てられ、入力側の前記リセット経路からリセット指令を受けることにより、前記ＩＤレジスタを初期化するとともにリセット指令を出力側のリセット経路から出力し、前記入力側の前記リセット経路からのリセット指令が解除されることにより、前記ＩＤレジスタを書込み可能とし、前記第２のデータによって前記ＩＤレジスタが選択され、前記第３のデータがＩＤコードとして前記ＩＤレジスタに書き込まれることにより、前記出力側のリセット経路へのリセット指令を解除する、ことを特徴とする。

本発明のインターフェースシステムによれば、特殊プロセスや特殊処理を用いることなく、且つ外部回路を増やすことなく、複数のシリアルインターフェース回路に対して任意のＩＤコードを設定／変更することが自在となる。

図１は本発明の１つの実施例のインターフェースシステムの構成を示す図である。シリアルインターフェース回路１００Ａ，１００Ｂ，１００Ｃは互いに同じ構成であり、各々のクロック入力端子ＳＣＬとデータ入力端子ＳＤＡは、制御部２００のクロック出力端子ＳＣＬＯとデータ出力端子ＳＤＡＯに対して接続されている。また、リセット入力端子ＲＥＳＥＴＮは、リセット経路を経由して、制御部２００のリセット出力端子ＲＥＳＥＴに対して、又は前段のシリアルインターフェース回路の制御出力端子ＣＴＲＬＯに対して、接続されている。

シリアルインターフェース回路１００Ａを代表してその内部構成を説明する。図２に示すように、シリアルインターフェース回路１００Ａは、シフトレジスタ１０、制御レジスタ群２０、ＩＤ判定部３０を具備する。シフトレジスタ１０は４８ビット構成である。制御レジスタ群２０は、アドレスが１６ビットで付与された合計２５６個の１６ビットの制御レジスタＲ０〜Ｒ２５５からなり、アドレスによって選択された特定の制御レジスタにデータが書き込まれることにより負荷を制御するが、特定の例えば、最終段の制御レジスタＲ２５５のみは、ＩＤコード格納用としてのＩＤレジスタとして働く。

ＩＤ判定部３０は、前記したＩＤレジスタ（制御レジスタＲ２５５）に格納された１６ビットのＩＤコードとシフトレジスタ１０に書き込まれたシリアル入力データの上位１６ビットのデータとを比較する比較手段（不図示）を備える。

前記したＩＤレジスタ（制御レジスタＲ２５５）は、リセット入力端子ＲＥＳＥＴＮが“０”のとき、「００ｈ」に初期化される。さらに、このＩＤレジスタ（制御レジスタＲ２５５）が「００ｈ」に初期化されると、制御出力端子ＣＴＲＬＯが“０”になる。一方、制御レジスタ群２０内の全レジスタは、リセット入力端子ＲＥＳＥＴＮが“１”のときで且つＩＤ判定部３０においてＩＤコードが一致したとき、書込み可能となる。そして、ＩＤレジスタ（制御レジスタＲ２５５）に「００ｈ」以外のデータが書き込まれたとき、制御出力端子ＣＴＲＬＯが“１”になる。

次に、シリアルインターフェース回路のＩＤコードの設定／書換について説明する。初期状態では、制御部２００のリセット出力端子ＲＥＳＥＴが“０”であり、これにより、１段目のシリアルインターフェース回路１００ＡのＩＤレジスタ（制御レジスタＲ２５５）のＩＤコードが「００ｈ」に初期化される。また、これにより１段目のシリアルインターフェース回路１００Ａの制御出力端子ＣＴＲＬＯが“０”になるので、２段目のシリアルインターフェース回路１００ＢのＩＤレジスタ（制御レジスタＲ２５５）のＩＤコードも「００ｈ」に初期化される。さらに、これにより２段目のシリアルインターフェース回路１００Ｂの制御出力端子ＣＴＲＬＯが“０”になるので、３段目のシリアルインターフェース回路１００ＣのＩＤレジスタ（制御レジスタＲ２５５）のＩＤコードも「００ｈ」に初期化される。つまり、制御部２００のリセット出力端子ＲＥＳＥＴが“０”になると、初段から最終段にかけての全てのシリアルインターフェース回路のＩＤコードが順次「００ｈ」に初期化される（図３(a)）。

ＩＤレジスタ（制御レジスタＲ２５５）のＩＤコードの初期化完了の後、制御部２００のリセット出力端子ＲＥＳＥＴが“１”になると、１段目のシリアルインターフェース回路１００Ａのリセット入力端子ＲＥＳＥＴＮが“１”になる。

よって、制御部２００からクロック信号とともにシリアル入力データを転送するとき、その上位の１６ビットのデータを「００ｈ」とし、中位の１６ビットのデータを「ＦＦｈ」とし、下位の１６ビットのデータを「０１ｈ」としておくことにより、シリアル入力データの上位の「００ｈ」のデータにより、ＩＤ判定部３０でＩＤコードの一致（「００ｈ」で一致）が検出されて、シリアルインターフェース１００Ａが選択され、その制御レジスタ群２０が書込み可能となり、中位の１６ビットのデータ「ＦＦｈ」によって、シリアルインターフェース１００Ａの制御レジスタ群２０の内の制御レジスタＲ２５５が選択され、そのデータが「００ｈ」から「０１ｈ」に書き換えられる（図３(b)）。

図４(a)に初期状態とＩＤコード書込み後のシリアルインターフェース１００Ａの内容を示した。「上位アドレス」はＩＤ判定部３０で判定されるＩＤコードを示し、「下位アドレス」は制御レジスタ群２０内の各制御レジスタのアドレスを示し、「レジスタ名」は制御レジスタ群２０内の各制御レジスタを示し、「ＤＡＴＡ」は制御レジスタに書き込まれたデータを示す。制御レジスタＲ２５５はＩＤレジスタであるので、「上位アドレス」のデータと制御レジスタＲ２５５の「ＤＡＴＡ」のデータは同一である。

以上により、このシリアルインターフェース回路１００ＡのＩＤコードが「００ｈ」以外のデータとなるので、制御出力端子ＣＴＲＬＯが“０”→“１”に変化し、２段目のシリアルインターフェース回路１００Ｂのリセット入力端子ＲＥＳＥＴＮが“１”になる。よって、制御部２００からクロック信号とともにシリアル入力データを転送するとき、その上位の１６ビットのデータを「００ｈ」とし、中位の１６ビットのデータを「ＦＦｈ」とし、下位の１６ビットのデータを「０２ｈ」としておくことにより、シリアル入力データの上位の「００ｈ」のデータにより、ＩＤ判定部３０でＩＤコードの一致が検出されて、シリアルインターフェース１００Ｂが選択され、中位の１６ビットのデータ「ＦＦｈ」によって、シリアルインターフェース１００Ｂの制御レジスタ群２０の内の制御レジスタＲ２５５が選択され、そのデータが「００ｈ」から「０２ｈ」に書き換えられる（図３(c)）。図４(b)に初期状態とＩＤコード書込み後のシリアルインターフェース１００Ｂの内容を示した。

以上により、このシリアルインターフェース回路１００ＢのＩＤコードが「００ｈ」以外のデータとなるので、制御出力端子ＣＴＲＬＯが“０”→“１”に変化し、３段目のシリアルインターフェース回路１００Ｃのリセット入力端子ＲＥＳＥＴＮが“１”になる。よって、制御部２００からクロック信号とともにシリアル入力データを転送するとき、その上位の１６ビットのデータを「００ｈ」とし、中位の１６ビットのデータを「ＦＦｈ」とし、下位の１６ビットのデータを「０３ｈ」としておくことにより、シリアル入力データの上位の「００ｈ」のデータにより、ＩＤ判定部３０でＩＤコードの一致が検出されて、シリアルインターフェース１００Ｃが選択され、中位の１６ビットのデータ「ＦＦｈ」によって、シリアルインターフェース１００Ｃの制御レジスタ群２０の内の制御レジスタＲ２５５が選択され、そのデータが「００ｈ」から「０３ｈ」に書き換えられる。

なお、各シリアルインターフェース回路のＩＤレジスタ（制御レジスタＲ２５５）に書き込むＩＤコードは、上記した「０１ｈ」、「０２ｈ」、「０３ｈ」のように順序化されたデータに限られるものではなく、「００ｈ」以外で互いに異なるデータであれば任意の１６ビットデータを使用できる。ただし、最終段のシリアルインターフェース回路については、制御出力端子ＣＴＲＬＯが“０”になっても他に影響を与えないので、ＩＤコードとして「００ｈ」を使用することができる。また、上記では制御レジスタ群２０内の最上位の制御レジスタＲ２５５をＩＤレジスタとして使用したが、他の制御レジスタであっても同様に使用できる。このようにＩＤレジスタ専用として使用した制御レジスタは、負荷を制御する制御レジスタとしては使用しない。また、以上ではＩＤコード、アドレス、データ等を１６ビットとして説明したが、それらのビット幅は任意である。

以上のようにして各シリアルインターフェース回路１００Ａ〜１００ＣのＩＤコードとして、互いに異なる「００ｈ」以外のデータ（最終段を除く）が格納された後は、制御部２００によって、転送すべきシリアル入力データの上位１６ビットにＩＤコードを、中位１６ビットに制御レジスタ群２０内の特定の制御レジスタを選択するアドレスを、下位１６ビットに選択された制御レジスタに格納するデータを、それぞれ設定する。

そして、このシリアル入力データを転送したとき、上位１６ビットがシリアルインターフェース回路１００ＡのＩＤコードと一致すると、シリアルインターフェース１００Ａの制御レジスタ群２０が書込み可能となり、当該シリアル入力データの中位の１６ビットのデータによって、制御レジスタ群２０内の制御レジスタＲ０〜Ｒ２５４のいずれかが選択され、当該選択された制御レジスタに当該シリアル入力データの下位１６ビットのデータが書き込まれ、図示しない負荷が当該選択された制御レジスタに書き込まれた１６ビットのデータによって制御される。

以上のように、制御部２００のリセット出力端子ＲＥＳＥＴを“０”にセットすれば、全部のシリアルインターフェース回路のＩＤコードを「００ｈ」に初期化でき、制御部２００のリセット出力端子ＲＥＳＥＴを“１”にセットすれば、初段から最終段にかけての各シリアルインターフェース回路に任意のＩＤコードを設定することができるので、特殊プロセスや特殊処理を用いることなく、且つ外部回路を増やすことなく、複数のシリアルインターフェース回路に任意のＩＤコードを設定／変更することが自在となる。

本発明の１つの実施例のインターフェースシステムの構成を示すブロック図である。同実施例のシリアルインターフェース回路の内部構成を示すブロック図である。同実施例のＩＤコード付与の説明図である。シリアルインターフェース回路の内容の説明図である。従来のインターフェースシステムの構成を示すブロック図である。

符号の説明

１００Ａ，１００Ｂ，１００Ｃ，１００Ａ’，１００Ｂ’：シリアルインターフェース回路
１０：シフトレジスタ、２０，２０’：制御レジスタ群、３０：ＩＤ判定部、３０’：ＩＤチェッカ
２００：制御部

Claims

入力データを格納するシフトレジスタと、該シフトレジスタに格納されたデータの内の第１のデータがＩＤコードと一致するか否かを判定するＩＤ判定部と、複数の制御レジスタを備え前記ＩＤ判定部においてＩＤコード一致が判定されたとき前記シフトレジスタに格納されたデータの内の第２のデータをアドレスとして１つの制御レジスタが選択され当該選択された制御レジスタに前記シフトレジスタに格納されたデータの内の第３のデータが書き込まれることにより当該選択された制御レジスタに対応する負荷を制御する制御レジスタ群と、を有するシリアルインターフェース回路を備え、複数の該シリアルインターフェース回路を前記入力データおよび入力クロックに対して並列接続するとともに、リセット経路により直列接続して構成したインターフェースシステムであって、
前記シリアルインターフェース回路は、
前記制御レジスタ群の内の特定の１つの制御レジスタが前記ＩＤコード書込み用のＩＤレジスタとして割り当てられ、
入力側の前記リセット経路からリセット指令を受けることにより、前記ＩＤレジスタを初期化するとともにリセット指令を出力側のリセット経路から出力し、
前記入力側の前記リセット経路からのリセット指令が解除されることにより、前記ＩＤレジスタを書込み可能とし、前記第２のデータによって前記ＩＤレジスタが選択され、前記第３のデータがＩＤコードとして前記ＩＤレジスタに書き込まれることにより、前記出力側のリセット経路へのリセット指令を解除する、
ことを特徴とするインターフェースシステム。