KR101036727B1 - Ｉ2ｃ 어드레싱의 방법 및 이를 수행하기 위한 디바이스 - Google Patents

Ｉ2ｃ 어드레싱의 방법 및 이를 수행하기 위한 디바이스 Download PDF

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Abstract

I2C 버스 상에서 이용하기 위한 I2C 가능 디바이스들(30)이 개시된다. I2C 가능 디바이스들은, 외부 핀들(33) 대신에 내부적으로 구성가능한 통합된 어드레싱 레지스터들(35)을 포함한다. 더욱 용이한 어드레싱을 위한 I2C 가능 디바이스들의 캐스케이딩된 시스템들도 또한 개시되며, 캐스케이딩된 I2C 가능 디바이스들의 어드레싱 레지스터들에 어드레스 식별자 코드들을 기입하기 위한 방법도 개시된다.
I2C 가능 디바이스, I2C 버스, 어드레싱 레지스터, 어드레스 식별 코드

Description

Ｉ2Ｃ 어드레싱의 방법 및 이를 수행하기 위한 디바이스{METHODS OF INTER-INTEGRATED CIRCUIT ADDRESSING AND DEVICES FOR PERFORMING THE SAME}
본 발명은 인터-인티그레이티드 서킷(inter-integrated circuit)(통상적으로 "I2C"로 칭해짐) 어드레싱 방법들, 및 그를 위한 디바이스들 및 시스템들에 관한 것으로, 보다 구체적으로는, 어드레스 입/출력 핀들 대신에 내부 어드레싱 레지스터들을 갖는 I2C 가능 디바이스들(I2C-capable devices)을 이용하는 I2C 어드레싱 방법들, 및 그를 위한 디바이스들 및 시스템들에 관한 것이다.
"I2C 버스들" 또는 "인터(inter)-IC 버스들"로도 알려진 인터-인티그레이티드 서킷 버스들은, 1980년대 초반에, 통상의 회로 기판 상에서의 통신을 위한 간단하고 비교적 짧은 거리, 비교적 느린 속도, 낮은 대역폭을 갖는 버스들로서 개발되었다. I2C 버스는 적어도 하나의 마스터와 적어도 하나의 슬레이블 간에 직렬로 데이터를 전송하는 데에 사용되는 양방향의 2 배선 버스이다. 이들 데이터는, 관례적으로 통상적으로 7-비트를 이용하는 어드레싱 데이터를 포함한다. 수신 노드에게 판독(전송)하거나 혹은 기록(수신)할 것을 명령하기 위한 8번째 비트가 이 7-비트 어드레스와 함께 포함된다.
도 1에는, 하나의 마스터(12) 및 세 개의 슬레이브 노드들(14, 16, 18)을 갖는 일반적인 I2C 시스템(10)이 개략적으로 도시되어 있다. I2C 버스의 두 개의 배선들(11, 13)은 직렬 데이터 라인(serial data line; SDA) 및 직렬 클럭 라인(serial clock line; SCL)을 각각 포함한다. 채널 액세스를 위해, 전압원(VDD)(19)에 전기적으로 결합되는 풀업 저항기들(15)이 또한 제공된다. 예를 들면, 두 개의 배선들(11, 13) 중 어느 배선을 접지로 풀링(pulling)하는 것은 로직 로우(low) 또는 제로(0)의 상태로 만드는 것이며, 이들 배선들 중 어느 배선을 부동 상태가 되게 하는 것은 로직 하이(high) 또는 1의 상태로 만드는 것이다.
그러나, I2C 버스에 전기적으로 결합가능한, 마스터 디바이스들 및/또는 슬레이브 디바이스들의 수는 주로, 이용가능한 어드레싱 공간에 의해 제한된다. 예를 들면, 각 디바이스가 고유의 7-비트 어드레스 식별자 코드를 갖는 경우, I2C 버스에 전기적으로 결합가능한 27개 혹은 128개의 고유하고 구별가능한 디바이스들이 존재할 수 있다.
I2C 가능 디바이스들 및 주변 장치들의 확산 및 유용성으로 인해, 고유한 I2C 가능 디바이스들의 수가 유용 어드레스들의 수를 훨씬 초과하게 되었다. 7-비트 어드레싱 프로토콜을 확장된 10-비트 프로토콜로 확장하더라도 이 문제를 해결하지는 못하였다.
소정의 수의 어드레스를 전용하거나 지정하는 것이 또한 일반적이다. 특수 목적을 위해 확보해두는 이러한 "지정된 어드레스들"은 다르게는 사용될 수 없다. 따라서, 현재의 I2C 시스템들에서는, 완전한(full) 7-비트 어드레싱 레인지(range)(또는 확장된 10-비트 어드레싱 레인지)가 부족하다.
충분한 어드레싱 공간의 문제를 더욱 악화시키는 것은, I2C 버스에 전기적으로 결합가능한 I2C 가능 디바이스들 또는 주변장치들이, 설계에 의해, 이들의 이용가능한 입/출력(I/O) 핀들의 아주 큰 부분은 아닐지라도 이들의 상당한 부분을 디바이스 어드레싱에 제공한다는 것이다. 도 2를 참조하면, 디바이스 어드레싱을 위해서만 제공되는 다섯 개의 I/O 핀들(AD0~AD4로 표시되어 있음)을 갖는 일반적인 텍사스 인스트루먼트(Texas Instruments)의 전원 장비(power-source equipment; PSE)(20)가 개략적으로 도시되어 있다.
이에 따라, 어드레싱 핀들을 이용할 필요없이, I2C 버스에 전기적으로 결합될 수 있는 I2C 가능 디바이스 또는 주변 장치의 어드레스 식별자 코드를 내부적으로 구성하기 위한 수단 및 방법들을 제공하는 것이 바람직할 것이다.
<요약>
I2C 버스에서 이용하기 위한 인터-인티그레이티드 서킷 가능(I2C 가능) 디바이스들이 개시된다. 본 발명의 I2C 가능 디바이스들은, 외부 입/출력(I/O) 핀들 대신에, 내부적으로 구성가능한 통합된 어드레싱 레지스터들을 포함한다.
I2C 디바이스들의 캐스케이딩된 시스템들(cascaded systems)도 또한 개시된다. 캐스케이딩된 시스템들은 다수의 I2C 가능 디바이스들의 어드레싱 레지스터들에 어드레스 식별자 코드들을 기입하는 것을 간략하게 해준다. 캐스케이드 내의 각각의 이어지는 I2C 가능 디바이스의 프로그램 입력 핀은, 선행하는 I2C 가능 디바이스의 인터럽트 출력 핀에 전기적으로 결합된다. 이러한 구성을 이용하여, I2C 가능 디바이스들 각각의 어드레싱 레지스터들은 하나의 프로그램 입력 핀을 이용하여 액세스 및 인코딩될 수 있다.
I2C 가능 디바이스들의 병렬 시스템들도 또한 개시된다. 병렬 시스템들은 또한, 다수의 I2C 가능 디바이스들의 어드레싱 레지스터들에 어드레스 식별자 코드들을 기입하는 것을 간략하게 해준다. 각각의 이어지는 I2C 가능 디바이스의 프로그램 입력 핀은, 복수의 셀렉트 라인들 또는 단일 배선 직렬 인터페이스를 이용하여 프로그래밍 디바이스에 전기적으로 결합된다. 인터럽트 출력 핀은 필요하지 않다. 이러한 구성을 이용하여, I2C 가능 디바이스들 각각의 어드레싱 레지스터들은, 직렬 데이터 라인(SDA) 또는 직렬 클럭 라인(SCL)을 이용하지 않고도 액세스 및 인코딩될 수 있다.
어드레스 식별자 코드들을, 캐스케이드 및 병렬 구성 내의 다수의 I2C 가능 디바이스들의 어드레싱 레지스터들에 기입하기 위한 방법들도 또한 개시된다.
도 1은 종래 기술에 따른 I2C 디바이스 및 버스를 개략적으로 나타낸 도면.
도 2는 종래 기술에 따른, 디바이스 어드레싱에 제공되는 다섯 개의 핀들(AD0~AD4로 표시됨)을 갖는 종래의 전원 전자 장치를 개략적으로 나타낸 도면.
도 3은 본 발명에 따른, 내부적으로 구성가능한 어드레싱 레지스터를 갖는 I2C 가능 디바이스를 개략적으로 나타낸 도면.
도 4는 본 발명에 따른, 내부적으로 구성가능한 어드레싱 레지스터들을 갖는 I2C 가능 디바이스들의 캐스케이드 구성을 개략적으로 나타낸 도면.
도 5는 본 발명에 따른, 도 4의 I2C 가능 디바이스들의 캐스케이드 구성의 내부 로직을 개략적으로 나타낸 도면.
도 6은 어드레스 식별자 코드를, 캐스케이드 또는 병렬 구성 내의 각 I2C 가능 디바이스의 어드레싱 레지스터에 기입하는 방법의 흐름도.
도 7은 본 발명에 따라, I2C 가능 디바이스의 어드레스 식별자 코드들을 사전설정하거나 혹은 변경하기 위한 타이밍도.
도 8은 본 발명에 따른, 내부적으로 구성가능한 어드레싱 레지스터들을 갖는 I2C 가능 디바이스들의 병렬 구성을 개략적으로 나타낸 도면.
본 출원은, 2006년 4월 25일에 출원된 US 60/745,550, 및 2007년 2월 13일에 출원된 US 11/706,079로부터의 우선권을 주장하며, 이들 양쪽 모두는 본원에 참조로 포함된다.
I2C 버스에 전기적으로 결합되어 이 I2C 버스 상에서 제어될 수 있는 집적 회로들(IC들), 디바이스들, 주변장치들, 및 시스템들(이하 집합적으로 "I2C 가능 디바이스들"이라 칭함)이 개시된다. 보다 구체적으로는, 어드레싱을 위해 입/출력(I/O) 핀들 대신에 내부 어드레싱 레지스터를 이용하는 I2C 가능 디바이스들이 개시된다.
도 3을 참조하면, 본 발명에 따른, 내부적으로 구성가능한 어드레싱 레지스 터(35)를 갖는 I2C 가능 디바이스(30)가 도시되어 있다. 도시된 I2C 가능 디바이스(30)가 PSE 디바이스로 표시되어 있고 어드레싱 레지스터(35)는 7-비트 어드레싱 레지스터인 것으로 도시되어 있지만, 본 발명은 이에 제한되는 것으로 해석되어서는 않된다. 보다 구체적으로는, 어드레싱 레지스터들(35)은 어드레싱을 위해 임의의 수의 비트들을 수용하도록 적응될 수 있으며, I2C 가능 디바이스(30)는 PSE에 제한되지 않는다.
본 발명의 I2C 가능 디바이스(30)는, I2C 가능 디바이스(30)를 각각 I2C 버스(45)의 SDA(serial data line) 배선(38) 및 SCL(serial clock line) 배선(39)에 전기적으로 결합시키기 위한 SDA 핀(33) 및 SCL 핀(34)을 포함한다. SDA 핀(33) 및 SCL 핀(34)은 일반적인 I2C 가능 디바이스들의 SDA 및 SCL 핀들과 유사하거나 혹은 거의 유사한 기능한 수행한다. SDA 배선(38) 및 SCL 배선(39)에 전기적으로 결합되어 있는 풀업 저항기들(37)도 또한 일반적인 I2C 가능 디바이스들의 풀업 저항기들과 유사하거나 혹은 거의 유사한 기능을 수행한다.
어드레싱 레지스터(35)는, 각 I2C 가능 디바이스(30)와, I2C 버스(45) 상의 다른 I2C 가능 디바이스를 구별하는 고유의 사전-프로그래밍된 어드레스 식별자 코드를 저장하도록 적응된 일반적인 레지스터이다. 어드레싱 레지스터(35)는, 표준의 휘발성 랜덤 액세스 메모리(RAM) 데이터 저장장치 및/또는 비휘발성의, 소거가능 혹은 전기적으로 소거가능 프로그램가능한 판독 전용 메모리 데이터 저장장치를 제공하도록 적응된다. 이러한 유형의 메모리의 예들에는 EEPROM 유형 및 E2PROM 유 형이 포함되지만 이에 제한되지는 않는다. 본 기술 분야에 통상의 지식을 가진 자라면, 휘발성 RAM 데이터 저장장치는, I2C 가능 디바이스가 턴 오프될 때마다 어드레스 식별자 코드 프로그래밍 및 리프로그래밍(re-programming)을 요구할 것임을 알 수 있다. 본 출원물의 나머지에서는, 비휘발성 데이터 저장장치가 가정될 것이다.
비휘발성 데이터 저장장치를 갖는 I2C 가능 디바이스들(30)의 경우, 제조시에, I2C 가능 디바이스(30)는, 고유의 사전설정된 어드레스 식별자 코드를 갖는 비휘발성 어드레싱 레지스터(35)를 갖도록 적응된다. 어드레싱 레지스터(35) 내의 사전설정된 어드레스 식별자 코드는, 예를 들면, 소프트웨어 또는 하드웨어 록(lock)을 이용하여 록킹되어, 고정 어드레스 식별자 코드가 적절한 인증없이 변경되는 것을 방지할 수 있다. 그러나, 이하에서 보다 상세히 설명되는 바와 같이, I2C 가능 디바이스(30)의 어드레싱 레지스터(35)는 변경가능하다.
I2C 가능 디바이스(30)는 또한 프로그램(입력) PROG 핀(31)을 포함하며, 선택적으로 인터럽트(출력) INT 핀(32)을 포함한다. PROG 핀(31)은 I2C 가능 디바이스(30) 내의 어드레싱 레지스터(35)에 액세스하고/하거나 이를 프로그래밍하는 데에 사용된다. 이에 따라, PROG 핀(31)은, I2C 가능 디바이스(30)의 어드레스 식별자 코드를 (어드레스 식별자 코드를 이용하여) 고유하게 식별하고/식별하거나 이 어드레스 식별자 코드를 변경하는 데에 이용될 수 있다. 보다 구체적으로는, PROG 핀(31)은, I2C 가능 디바이스(30)의 어드레싱 레지스터(35)에 액세싱하고 WRITE 기능을 인에이블링하도록 적응되는 칩 셀렉트(chip select)로서 동작한다. I2C 가능 디바이스(30)의 고유한 어드레스 식별자 코드를 변경하기 위해 PROG 핀(31)을 통해 어드레싱 레지스터(35)에 액세스하는 것은, 제조시 및/또는 제조 후의 임의의 시간에 발생될 수 있다.
도 5를 참조하면, 각 I2C 가능 디바이스(30a)는 IC 엔진(칩)(55), LOCK 키 비트 판독기(52), DONE 비트 판독기(54), 및 BYPASS 비트 판독기(56)를 포함한다. IC 칩(55)은 SDA(33a) 및 SCL(34a)에 전기적으로 결합되며, 마스터 디바이스가 그렇게 하라고 신호하는 경우 I2C 가능 디바이스(30a) 기능을 수행하도록 구성 및 배치된다.
LOCK 키 비트 판독기(52)는 인증되지 않은 사용자들이, 적절한 인증 코드없이 어드레싱 레지스터(35a)에 기입하는 것을 방지한다. 도 5에 도시된 예시적인 논리도에 따르면, 어드레싱 레지스터(35a)는, LOCK 키 비트 판독기(52)가 전압 또는 로직 로우(0)를 출력하는 동안 디코딩되거나 혹은 다시 코딩될 수 없다. 그러나, LOCK 키 비트 판독기(52)가 전압 또는 로직 하이(1)를 출력하고 PROG 핀(31a)이 전압 또는 로직 로우(0)에 있는 경우, 그 내부에 포함된 어드레스 식별자 코드를 변경하기 위해 어드레싱 레지스터(35a)에 액세스하는 것이 가능해지는데, 즉, 어드레싱 레지스터(35a)가 "언록(unlocked)"된다.
DONE 비트 판독기(54)는 IC 칩(55)의 구성요소이거나 혹은 IC 칩(55)에 의해 제어된다. DONE 비트 판독기(54)의 출력은 멀티플렉서("MUX")(58)의 입력에 전기적으로 결합된다. MUX(58)는, 이하에 보다 상세히 설명되는 바와 같이, I2C 가능 디바이스(30a)를 셀렉트하거나 혹은 디셀렉트(de-select)하도록 적응된다.
BYPASS 비트 판독기(56)는 또한 IC 칩(55)의 구성요소이거나 혹은 IC 칩(55)에 의해 제어된다. BYPASS 비트 판독기(56)는, 로직 OR 게이트(53)에 공급되는 통상의 인터럽트 로직 입력을 록킹하도록 적응된다. 보다 구체적으로는, DONE 비트 판독기(54)가 후술하는 바와 같이 I2C 가능 디바이스(30a)를 셀렉트하거나 디셀렉트할 때, BYPASS 비트 판독기(56)는 로직 OR 게이트(53)로 입력되는 통상의 인터럽트 로직 입력이 MUX(58)의 출력에 영향을 미치는 것을 방지한다.
도 4 및 도 5에 도시된 바와 같이, I2C 가능 디바이스들(30)은, 예를 들어 높은 포트(port) 카운트 응용장치를 위해 캐스케이딩될 수 있다. I2C 가능 디바이스들(30)을 캐스케이딩하는 것은, 어드레싱 레지스터들(35a, 35b, 35n) 내의 어드레스 식별자 코드들을 사전설정하는 것 및/또는 복수의 캐스케이딩된 I2C 가능 디바이스들(30)의 어드레스 식별자 코드들을 변경하는 것을 용이하게 해준다. 실제로, 캐스케이드 구성은 또한, 어드레싱 레지스터에 액세스하여 그 내부에 포함된 어드레스 식별자 코드를 변경하는 데에 필요한 입력 핀들의 수를 하나의 입력 핀으로 실질적으로 감소시킨다.
이러한 캐스케이드 구성(40)에서, 제1 I2C 가능 디바이스(30a)의 PROG 핀(31a)은 로직 로우(0) 또는 외부 스위치(36)에 전기적으로 결합될 수 있다. 캐스케이드 구성(40) 내의 이어지는 I2C 가능 디바이스들(30)의 PROG 핀들(31b, 31n)은, 바로 선행하는 I2C 가능 디바이스들(30a, 30b)의 INT 핀들(32a, 32b)에 각각 전기적으로 결합된다.
하나의 PROG 핀(31a)을 이용하여 도 4 및 도 5의 세 개의 캐스케이딩된 I2C 가능 디바이스들(30a, 30b, 30n) 각각의 어드레스 식별자 코드들을 사전설정하거나 혹은 변경하는 예시적인 방법이 도 6에 도시된다. 어드레스 식별자 코드들을 초기화하거나 혹은 사전설정하는 것은, 제1 I2C 가능 디바이스(30a)로부터 마지막 I2C 가능 디바이스(30n)로 순차적으로 진행되거나, 혹은 이와 달리 이는 랜덤하게 행해질 수 있다. 명확성을 위해, 본 방법은 식별자 코드들을 순차적으로 사전설정하거나 변경하는 것을 다룰 것이다. 하나의 I2C 가능 디바이스(30)에 대한 어드레스 식별자 코드를 사전설정하거나 혹은 변경하기 위한 타이밍도가 도 7에 도시된다. 본 기술 분야에 통상의 지식을 가진 자라면, 사용되는 로직 게이트들 및 로직 디바이스는 단지 예시용임을 알 수 있다.
우선, 액세스 또는 언록(unlock) 코드가, I2C 버스(45)에 전기적으로 결합되어 있는 I2C 가능 디바이스(30a, 30b, 30n) 각각과 연관된 IC 칩(55)에 전송될 수 있다(STEP 1). 액세스 또는 언록 코드는 SDA 라인(39) 및 SCL 라인(38)을 이용하여 I2C 버스(45)를 통해 전송될 수 있거나, 혹은 이와 달리 PROG 핀(31a)을 이용하여 전송될 수 있다. 액세스 또는 언록 코드(도면에서는 0110000)는, 적절한 I2C 가능 디바이스(30a, 30b, 30n)가 각각 또한 지정될 때, 어드레싱 레지스터들(35a, 35b, 35n) 모두를 전체적으로 언록시켜서, 인증된 사용자가 고유의 어드레싱 레지스터(35a, 35b, 및/또는 35c)에 WRITE하는 것을 가능하게 해줄 것이다. 이 예에서, 이는 전체적인 액세스 또는 언록 코드이지만, 개별적인 액세스 또는 언록 코드들이, 캐스케이드 내의 각각의 I2C 가능 디바이스(30a, 30b, 30n)에 제공될 수 있다. 그러나, 그렇게 하면 더욱 성가시게 되고 시간 소모적이 될 수 있다.
각 I2C 디바이스(30a, 30b, 30n)의 LOCK 키 비트 판독기(52)는 액세스 또는 언록 코드 또는 비트를 판독하도록 구성 및 배치된다. LOCK 키 비트 판독기(52)는 또한, 액세스 또는 언록 코드 또는 비트를 식별할 때, 전압 또는 로직 하이(1)를, 예를 들어, PROG 핀(31a)에 또한 전기적으로 결합되어 있는 로직 AND 게이트(51)에 출력하도록 적응된다. PROG 핀(31a)에 전기적으로 결합되어 있는 스위치(36)가 닫히는 경우, PROG 핀(31a)이 로우(0)으로 되는데, 이는 LOCK 키 비트 판독기(52)로부터 출력된 전압 또는 로직 하이(1)와 결합하여 어드레싱 레지스터(35a)에서의 WRITE 기능을 인에이블시킨다.
제1 어드레싱 레지스터(35a)에서의 WRITE 기능을 인에이블시킨 후에 혹은 이와 동시에, 모든 DONE 비트들이 클리어되고 BYPASSS 비트가 세트된다(STEP 2).
예를 들면, DONE 비트 판독기(54)는, 액세스 또는 언록 코드 또는 비트 내에 포함된 DONE 비트를 판독하고 전압 또는 로직 하이(1) 또는 로우(0)를 MUX(58)에 출력하도록 적응된다. DONE 비트 판독기(54)가 전압 또는 로직 하이(1)를 출력하는 경우, MUX(58)는 I2C 가능 디바이스(30a)를 셀렉트한다. 반대로, DONE 비트 판독기(54)가 전압 또는 로직 로우(0)를 출력하는 경우, MUX는 I2C 가능 디바이스(30a)를 디셀렉트한다.
BYPASS 비트 판독기(56)는, 액세스 또는 언록 코드 내에 포함된 BYPASS 비트를 판독하고 전압 또는 로직 하이(1) 또는 로우(0)를 MUX(58)에 출력하도록 적응된다. BYPASS 비트 판독기(56)가 전압 또는 로직 하이(1)를 출력하면, 제1 I2C 가능 디바이스(30a)가 셀렉트되며 다른 모든 I2C 가능 디바이스들(30b, 30n)이 디셀렉트 된다.
후속하여, 제1 I2C 가능 디바이스(30a)의 어드레스 식별자 코드는 제1 어드레싱 레지스터(35a)에 기입되며, 제1 I2C 가능 디바이스(30a)는 어드레스 식별자 코드를 수용 및 저장하게 된다(STEP 3). 최종적으로, DONE 비트 레지스터(54)는 STOP 비트를 판독한다. STOP 비트가 수신되면, DONE 비트 레지스터(54)는 LOCK 키 비트 판독기(52)로 하여금 전압 또는 로직 로우(0)를 출력하게 하며, 이는 제1 I2C 가능 디바이스(30a)의 어드레싱 레지스터(35a)를 READ 전용(0)으로 복귀시킨다.
DONE 비트 판독기(54)는 또한, 전압 또는 로직 로우(0)을 MUX(58)에 출력하며, 이는 집적 회로 스위치(57)의 게이트를 바이어싱하거나 클로징하여 INT 핀(32a)을 전압 또는 로직 로우(0)으로 드라이빙 또는 드레이닝(draining)한다. 이 상태에서, 제1 I2C 가능 디바이스(30a)는 디셀렉트되며, 이어지는 I2C 가능 디바이스(30b)가 셀렉트된다(STEP 4).
프로세스 STEP 3 및 4는, 제2 I2C 가능 디바이스(30b) 및 이어지는 모든 I2C 가능 디바이스(30b)에 대해 반복된다(STEP 5). 따라서, 이러한 방식으로, 캐스케이딩된(혹은 병렬) I2C 가능 디바이스들(30)의 스트링들이 하나의 외부 셀렉션 로직을 이용하여 프로그래밍될 수 있다.
마지막 I2C 가능 디바이스(30n)의 어드레싱 레지스터(35n) 내의 어드레스 식별자 코드가 설정되고 DONE 비트가 설정된 후, 어드레스 레지스터들(35a, 35b, 35n) 내의 어드레스 식별자 코드들이 록될 수 있다(STEP 6). 대안적으로, DONE 비트가 I2C 가능 디바이스(30a)마다 수신되면, DONE 비트 판독기(54)는, LOCK 키 비 트 판독기(52)로 하여금 전압 또는 로직 로우(0)를 출력하게 하여 개별적인 어드레싱 레지스터들을 READ 전용(0) 모드로 복귀시키도록 적응될 수 있다.
캐스케이드 구성(40)에 대한 대안으로서, 복수의 I2C 가능 디바이스들(30)이 또한 병렬 구성으로 전기적으로 결합될 수 있다. 예를 들면, 도 8은 병렬 구성(80)으로 배치되어 있는 복수의 I2C 가능 디바이스들(30a-30n)의 예를 나타낸 도면이다. 이러한 구성(80)은, I2C 가능 디바이스들(30a-30n)의 어드레싱 레지스터들(도시하지 않음) 내의 어드레스 식별자 코드들을 사전설정하고/하거나 변경하는 것을 용이하게 해준다.
병렬 구성(80) 내의 I2C 가능 디바이스들(30a-30n) 각각의 각 PROG 핀들(31a-31n)의 각각은, 프로그래밍 디바이스(85)의 고유의 I/O 핀들(84)에 전기적으로 결합되어 있다. 도 8은, PROG 핀들(31a-31n)을 프로그래밍 디바이스(85)에 전기적으로 결합시키는 개별적인 셀렉트 라인들(82)을 도시한다. 대안적으로는, 셀렉트 라인들(82) 대신에 단일 배선 직렬 인터페이스가 또한 사용될 수 있다. 바람직하게도, 단일 배선 직렬 인터페이스를 이용하는 것은, 사용자들이, I2C 버스(45)를 이용하지 않고도 어드레싱, 및 어드레스 식별자 코드를 선택된 I2C 가능 디바이스의 어드레싱 레지스터에 기입하는 것을 위해 특정 I2C 가능 디바이스를 선택하게 할 수 있다. INT 출력 핀들은 병렬 구성(80)에는 요구되지 않는다.
도 7을 참조하면, SDA 라인(33a) 입력(SDA_I) 및 SDA 라인(33a) 출력(SDA_O)에 대한 예시적인 파형들이 도시되어 있다. PROG 핀(31a)(PROG#1), PROG 핀(31b)(PROG#2), 및 PROG 핀(31n)(PROG#3)에 대한 파형들이 또한 도시되어 있다. 오직 예시를 위해, PROG#1이 전압 또는 로직 로우(0)으로 되며 PROG#2 및 PROG#3이 전압 또는 로직 하이(1)로 된다. 이에 따라, PROG#2 및 PROG#3은 READ 전용(0) 상태에 남아 있으며, PROG#1은 READ(0)으로부터 WRITE(1) 상태로 천이되도록 적응된다.
IC 칩(55)이 액크놀리지 비트 ACK를 I2C 마스터에 전송할 때, 예를 들면 t=2, t=3, t=4, 및 t=5일 때를 제외하고는, SDA_O(출력) 파형은 전압 또는 로직 하이(1)에서 유지되는데, 즉 출력이 없다. 본 기술 분야에 널리 알려진 바와 같이, 액크놀리지 비트 ACK는, 마스터 디바이스에게, 슬레이브 디바이스가 이전의 전송을 수신하였음을 신호하는 데에 이용된다.
SDA_I(입력) 파형은 초기에 WRITE 모드(71)에 대응하는 전압 또는 로직 하이(1)에 있는 것으로 도시되어 있다. 시간 t=1에서, I2C 마스터는, 일반적 혹은 전체적 호출 어드레스(72)가 이어지는 개시 비트(70)를 전송하며, 이는 I2C 마스터 디바이스에 의해 제어되는 I2C 버스에 전기적으로 결합되어 있는 I2C 가능 디바이스들 각각에 전송된다. 도 7에 도시된 일반적 혹은 전체적 호출 어드레스(72)는 8-비트 바이트이지만, 본 기술 분야에 통상의 지식을 가진 자라면 또한, 일반적 혹은 전체적 호출 어드레스의 비트 수는 8, 10, 혹은 8 또는 10보다 큰 어떠한 수라도 될 수 있음을 알 것이다. 또한, 일반적 혹은 전체적 호출 어드레스(72)가, I2C 버스에 전기적으로 결합되어 있는 모든 I2C 가능 디바이스들에 "전체적으로" 전송될 수 있지만, 이와 달리, I2C 마스터 디바이스는, 하나의 I2C 가능 디바이스, 또는 I2C 버스 상에 배치된 모든 I2C 가능 디바이스들보다 적은 수의 I2C 가능 디바 이스로 어드레싱된 호출 어드레스(72)를 전송할 수 있다.
A0 비트(73) 등의, 일반적 혹은 전체적 호출 어드레스(72)의 적어도 1 비트는 READ/WRITE 비트이다. READ/WRITE 비트는, WRITE 동작의 경우, I2C 가능 디바이스들 각각 혹은 대안적으로는 적절한 I2C 가능 디바이스를 준비하거나 인에이블시킨다.
t=2에서, 일반적 혹은 전체적 호출 어드레스(72)를 수신한 후, I2C 가능 디바이스들 중 적어도 하나는 SDA_O를 통해 I2C 마스터 디바이스에 액크놀리지먼트 비트 ACK(74)를 전송한다. I2C 마스터 디바이스가 ACK 비트(74)를 수신하면, I2C 마스터 디바이스는 언록 코드 또는 비트(75)를 전송한다. 언록 코드 또는 비트(75)는 모든 I2C 가능 디바이스들, 또는 대안적으로는 하나의 I2C 가능 디바이스 혹은 모든 I2C 가능 디바이스들보다 적은 수의 I2C 가능 디바이스에 전송될 수 있다.
LOCK 키 판독기는 언록 코드 또는 비트(75)를 판독하여서, 전압 또는 로직 하이(1)를 출력하며, 이는 어드레싱 레지스터(들)의 WRITE(1) 기능을 인에이블시킨다.
t=3에서, 언록 코드 또는 비트(75)의 수신은, 다른 ACK 비트(76)를 이용하여 I2C 가능 디바이스들 중 적어도 하나에 의해 액크놀리징된다. I2C 마스터 디바이스가 ACK 비트(76)를 수신하면, I2C 마스터 디바이스는 특정 어드레스 식별자 코드(77)를 전송한다. 특정 어드레스 식별자 코드(77)는, 그 어드레스 식별자 코드가 변경될 고유의 I2C 가능 디바이스를 식별한다.
t=4에서, 어드레스 식별자 코드(77)의 수신은, 다른 ACK 비트(78)를 이용하여 고유의 I2C 가능 디바이스에 의해 액크놀리징된다. I2C 마스터 디바이스가 ACK 비트(78)를 수신하면, I2C 마스터 디바이스는 새로운 어드레스 식별자 코드(79)를 고유의 I2C 가능 디바이스에 전송하며, 이 수신이 다시 ACK 비트(80)를 이용하여 고유의 I2C 가능 디바이스에 의해 액크놀리징된다(t=5).
새로운 어드레스 식별자 코드(79)는 고유의 I2C 가능 디바이스의 어드레싱 레지스터에 후속하여 기입된다. 그 후 I2C 마스터 디바이스는 STOP 비트(81)를 전송하며, 어드레싱 프로세스는, 캐스케이드 또는 병렬 구성 내의 다음 및 이어지는 모든 I2C 가능 디바이스에 대해 반복될 수 있다.
본 발명은 레지스터 어드레싱을 위해 SDA 및 SCL을 이용하여 기술되었지만, PROG 핀만을 이용하여, 즉 SDA 및 SCL 라인들을 이용하지 않고 각 I2C 가능 디바이스를 프로그래밍하는 것도 또한 가능할 것이다.
본 발명은 전술한 실시예를 통해 설명되었지만, 본 기술 분야에 통상의 지식을 가진 자라면, 예시된 실시예들에 대한 변경 및 그 변형이, 특허청구되는 발명의 범주로부터 벗어나지 않고 실시될 수 있음을 알 것이다.

Claims (16)

  1. I2C(inter-integrated circuit) 호환 장치로서,
    I2C 버스의 직렬 데이터 라인(serial data line)에 연결되도록 구성된 직렬 데이터 핀;
    I2C 버스의 직렬 클럭 라인(serial clock line)에 연결되도록 구성된 직렬 클럭 핀;
    인코딩 데이터를 수신하는 프로그램 입력 핀;
    상기 인코딩 데이터에 의해 변경되도록 구성된 어드레스 식별자 코드를 갖는 어드레싱 레지스터;
    상기 프로그램 입력 핀과 상기 어드레싱 레지스터 사이에 연결된 로직(logic);
    상기 직렬 데이터 핀, 상기 직렬 클럭 핀 및 상기 로직에 연결된 컨트롤러
    를 포함하고,
    상기 컨트롤러는 언록(unlock) 신호를 디코딩하도록 구성되고, 상기 컨트롤러는 상기 로직으로 하여금 디코드된 상기 언록 신호의 일부 또는 전부에 기초하여 상기 인코딩 데이터를 상기 프로그램 입력 핀으로부터 상기 어드레싱 레지스터에 전송하게 해주는 제어 신호들을 제공하고, 상기 컨트롤러는 DONE 신호 및 BYPASS 신호를 상기 로직에 제공하여 디코딩된 상기 언록 신호의 일부 또는 전부에 기초하여 상기 장치를 셀렉트 및 디셀렉트하도록 구성되는, I2C 호환 장치.
  2. 제1항에 있어서,
    상기 어드레싱 레지스터는 휘발성 RAM(random access memory), 비휘발성 메모리, EPROM(erasable programmable read-only memory), 또는 비휘발성 EEPROM(electrically-erasable programmable read-only memory) 중 적어도 하나를 더 포함하는 I2C 호환 장치.
  3. 제1항에 있어서, 상기 컨트롤러는 상기 어드레싱 레지스터의 상기 어드레스 식별자 코드가 변경되는 것을 방지하기 위해 록(lock)을 더 포함하는 I2C 호환 장치.
  4. 제1항에 있어서, 상기 장치는 상기 로직에 연결된 인터럽트 출력 핀을 더 포함하는 I2C 호환 장치.
  5. 제1항에 있어서, 상기 컨트롤러는,
    제어 신호들을 생성하는 I2C 엔진;
    상기 DONE 신호를 생성하도록 상기 제어 신호들을 디코드하는 DONE 비트 판독기; 및
    상기 BYPASS 신호를 생성하도록 상기 제어 신호들을 디코드하는 BYPASS 비트 판독기
    를 더 포함하는 I2C 호환 장치.
  6. 직렬 데이터 라인 및 직렬 클럭 라인을 갖는 I2C 버스; 및
    캐스케이드 시퀀스(cascaded sequence)로 배열된 복수의 I2C 호환 디바이스를 포함하고,
    각 I2C 호환 디바이스는,
    I2C 버스의 직렬 데이터 라인에 연결되는 직렬 데이터 핀;
    I2C 버스의 직렬 클럭 라인에 연결되는 직렬 클럭 핀;
    소스로부터 인코딩 데이터를 수신하는 프로그램 입력 핀;
    상기 인코딩 데이터에 의해 변경되도록 구성된 어드레스 식별자 코드를 갖는 어드레싱 레지스터;
    상기 프로그램 입력 핀과 상기 어드레싱 레지스터 사이에 연결된 로직(logic);
    상기 로직에 연결된 인터럽트 출력 핀; 및
    상기 직렬 데이터 핀, 상기 직렬 클럭 핀 및 상기 로직에 연결된 컨트롤러를 포함하고,
    상기 컨트롤러는, 언록(unlock) 신호를 디코딩하도록 구성되고, 상기 컨트롤러는 상기 로직으로 하여금 디코딩된 상기 언록 신호의 일부 또는 전부에 기초하여 상기 인코딩 데이터를 상기 프로그램 입력 핀으로부터 상기 어드레싱 레지스터에 전송하게 해주는 제어 신호들을 제공하고, 상기 컨트롤러는 DONE 신호 및 BYPASS 신호를 상기 로직에 제공하여 상기 디코딩된 언록 신호의 일부 또는 전부에 기초하여 자신의 I2C 호환 디바이스를 셀렉트 및 디셀렉트하도록 구성되는, 시스템.
  7. 제6항에 있어서, I2C 엔진은 상기 어드레싱 레지스터의 상기 어드레스 식별자 코드가 변경되는 것을 방지하기 위해 록을 더 포함하는 시스템.
  8. 제6항에 있어서, 상기 컨트롤러는,
    제어 신호들을 생성하는 I2C 엔진;
    상기 DONE 신호를 생성하기 위해 상기 제어 신호들을 디코드하도록 되어있는 DONE 비트 판독기; 및
    상기 BYPASS 신호를 생성하기 위해 상기 제어 신호들을 디코드하도록 되어있는 BYPASS 비트 판독기
    를 더 포함하는 시스템.
  9. 직렬 데이터 라인 및 직렬 클럭 라인을 갖는 I2C 버스; 및
    서로 병렬로 배열된 복수의 I2C 호환 디바이스를 포함하고,
    각 I2C 호환 디바이스는,
    I2C 버스의 직렬 데이터 라인에 연결되는 직렬 데이터 핀;
    I2C 버스의 직렬 클럭 라인에 연결되는 직렬 클럭 핀;
    소스로부터 인코딩 데이터를 각각 수신하는 프로그램 입력 핀;
    상기 인코딩 데이터에 의해 변경되도록 되어있는 어드레스 식별자 코드를 갖는 어드레싱 레지스터;
    상기 프로그램 입력 핀과 상기 어드레싱 레지스터 사이에 연결된 로직(logic);
    상기 직렬 데이터 핀과 직렬 클럭 핀에 연결된 I2C 엔진 - 상기 I2C 엔진은 상기 로직이 상기 인코딩 데이터를 상기 프로그램 입력 핀으로부터 상기 어드레싱 레지스터에 전송할 수 있게 해주는 제어 신호들을 제공함 - 을 포함하는
    시스템.
  10. 제9항에 있어서, 상기 I2C 엔진은 상기 어드레싱 레지스터의 상기 어드레스 식별자 코드가 변경되는 것을 방지하기 위해 록을 더 포함하는 시스템.
  11. 제9항에 있어서, 상기 복수의 I2C 호환 디바이스 각각은 상기 로직에 연결된 인터럽트 출력 핀을 더 포함하는 시스템.
  12. 복수의 I2C 호환 디바이스에 어드레스 식별자 코드를 기입하는 방법 - 상기 방법은 상기 I2C 호환 디바이스 각각의 컨트롤러에 의해 수행됨 - 으로서,
    상기 I2C 호환 디바이스 각각에 언록 코드를 기입하는 단계;
    상기 언록 코드를 디코딩하는 단계;
    디코딩된 상기 언록 코드의 일부 또는 전부에 기초하여 상기 I2C 호환 디바이스 각각의 어드레스 레지스터를 기입가능(write-enabling)하게 해주는 단계;
    디코딩된 상기 언록 코드의 일부 또는 전부에 기초하여 BYPASS 신호를 생성하는 단계;
    상기 BYPASS 신호가 기입을 나타내는 경우에는 각 I2C 호환 디바이스에 상기 어드레스 식별자 코드를 기입하는 단계; 및
    상기 어드레스 식별자 코드가 기입된 후에 각 I2C 호환 디바이스에 대한 DONE 신호를 어서팅(asserting)하는 단계
    를 포함하는 방법.
  13. 복수의 I2C 호환 디바이스에 어드레스 식별자 코드를 기입하는 방법 - 상기 방법은 상기 I2C 호환 디바이스 각각의 컨트롤러에 의해 수행되고, 상기 복수의 I2C 호환 디바이스가 캐스케이드 시퀀스로 배열된 경우 상기 I2C 호환 디바이스 각각에 대해 이하의 단계를 순차적으로 수행함 - 으로서,
    상기 I2C 호환 디바이스 각각에 언록 코드를 기입하는 단계;
    상기 언록 코드를 디코딩하는 단계;
    디코딩된 상기 언록 코드의 일부 또는 전부에 기초하여 상기 I2C 호환 디바이스 각각의 어드레스 레지스터를 기입가능하게 해주는 단계;
    디코딩된 상기 언록 코드의 일부 또는 전부에 기초하여 BYPASS 신호를 생성하는 단계;
    상기 BYPASS 신호가 기입을 나타내는 경우에는 각 I2C 호환 디바이스에 상기 어드레스 식별자 코드를 기입하는 단계; 및
    상기 어드레스 식별자 코드가 기입된 후에 각 I2C 호환 디바이스에 대한 DONE 신호를 어서팅(asserting)하는 단계
    를 포함하는 방법.
  14. 복수의 I2C 호환 디바이스에 어드레스 식별자 코드를 기입하는 방법 - 상기 방법은 상기 I2C 호환 디바이스 각각의 컨트롤러에 의해 수행되고, 상기 복수의 I2C 호환 디바이스가 서로 병렬로 배열된 경우 상기 I2C 호환 디바이스 각각에 대해 이하의 단계를 순차적으로 수행함 - 으로서,
    상기 I2C 호환 디바이스 각각에 언록 코드를 기입하는 단계;
    상기 언록 코드를 디코딩하는 단계;
    디코딩된 상기 언록 코드의 일부 또는 전부에 기초하여 상기 I2C 호환 디바이스 각각의 어드레스 레지스터를 기입가능하게 해주는 단계;
    디코딩된 상기 언록 코드의 일부 또는 전부에 기초하여 BYPASS 신호를 생성하는 단계;
    상기 BYPASS 신호가 기입을 나타내는 경우에는 각 I2C 호환 디바이스에 상기 어드레스 식별자 코드를 기입하는 단계; 및
    상기 어드레스 식별자 코드가 기입된 후에 각 I2C 호환 디바이스에 대한 DONE 신호를 어서팅(asserting)하는 단계
    를 포함하는 방법.
  15. 삭제
  16. 삭제
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