CN102567250B

CN102567250B - 具有可通过降低数量的端子编程的地址的电子设备

Info

Publication number: CN102567250B
Application number: CN201110346326.6A
Authority: CN
Inventors: I·卡拉
Original assignee: STMicroelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 2010-11-29
Filing date: 2011-11-02
Publication date: 2016-06-01
Anticipated expiration: 2031-11-02
Also published as: CN202372971U; US20120137022A1; EP2458509B1; CN102567250A; US9275000B2; EP2458509A1

Abstract

提出了一种具有可通过降低数量的端子编程的地址的电子设备。该电子设备包括用于接收对应的编程信号的一组编程端子，以及用于根据该编程信号向该电子设备分配地址的分配装置。在根据本发明的实施方式的技术方案中，分配装置包括：用于提供一组比较信号的装置，其中比较信号的至少一部分在非零的比较间隔期间是可变的；以及比较装置，用于根据在该比较间隔期间该编程信号与该比较信号之间的比较来确定该地址。

Description

具有可通过降低数量的端子编程的地址的电子设备

技术领域

根据本发明的一个或多个实施方式的技术方案整体涉及电子设备。更具体而言，该技术方案涉及电子设备的编程。

背景技术

电子设备(例如集成电子设备)可以用于复杂电子系统中以执行其具体的功能。为此目的，存在于电子系统中的电子设备应当能够彼此交互；例如，在典型的电子系统中，通常具有控制功能的电子设备(如微控制器)应当具有与不同的外围电子设备(如存储器、转换器、传感器等等)的接口，以在其上执行特定操作。

为了允许在相同的电子系统中的电子设备彼此通信，典型地而言，该电子设备中的每一个连接到一组共享的线(称为总线)，二进制数字(或比特)的形式的数据和/或其它电信号沿着该总线进行交换。

为了确保电子设备之间的通信正确地发生，有必要建立由对应的通信协议定义的一组通信规则。

例如，广泛使用的、被称为I2C(“内部集成电路”)的通信协议允许通过具有双向传输线(即携带数据的线(或数据线)和携带同步信号的线(或时钟线))的相同的串行总线来彼此连接的不同电子设备之间的通信。该I2C协议还规定存在至少一个电子设备作为主机，该主机能够向其所寻址的一个或多个从属电子设备请求通信。

因此，能够通过对应的地址来唯一地识别连接到相同的总线的每个从属电子设备是重要的。具体而言，当主机电子设备希望开始通信时，其通过数据线向连接到相同的总线的全部从属电子设备提供其希望与之通信的从属电子设备的地址；后者接收该地址(通过对应的通信接口，称为I2C接口)并且根据其值使得对应的从属电子设备能够或不能够与该主机电子设备通信。

一般而言，由比特串来定义从属电子设备的地址。通常将从属电子设备的地址编程在字段中(以便允许产生被不同地编程的彼此相等的从属电子设备)。为此目的，向从属电子设备提供N个编程管脚，每个编程管脚连接到地线或者电源线，以便分别将地址的对应比特设置为0或1。为了寻址N个从属电子设备，有必要使用具有P＝INT[log₂N]个比特的地址，并且因此使用相等数量的编程管脚。

虽然在原则上可连接到相同的总线上的从属电子设备的数量可以相对较大，并且这基本上取决于总线参数(例如其容量和速度)，但是典型而言，该数量受到与从属电子设备的大小和功能一致而能够有效地用于对地址进行编程的编程管脚的数量的限制。

例如，I2C协议的相对常见的版本使用7比特地址；将每个从属电子设备的7比特地址逻辑地分割成两个比特分组，其中一个分组包括由该从属电子设备的制造商固定的比特(最高位比特)，并且另一个分组包括通过各自的编程管脚来实际上编程的可变比特(最低位比特)。例如，I2C协议的某些最近的版本规定在该7比特地址中，最高位比特是前五个比特而最低位比特是剩下的两个比特；这样，可以实际上区分连接到相同的总线的4个不同的从属电子设备的该两个最低位比特涉及对每个从属电子设备使用两个编程管脚。

然而，在特定应用中，针对每个从属电子设备的编程管脚虽然降低了数量但是可能涉及显著的技术限制。事实上，随着从属电子设备的小型化的趋势日益增长，从属电子设备变得越来越小，并且因此它们具有相应地受到限制的管脚的总数(由编程管脚和专用于电子设备的功能的功能管脚给定)。然而，由于从属电子设备的小型化通常与其功能的增加(或者至少不减少)相关联，所以功能管脚的数量(影响从属电子设备的功能)不能显著减少；因此，在该情况中，针对每个从属电子设备的编程管脚的数量可能对管脚的总数的百分比有显著影响(从而即使针对每个从属电子设备的仅仅两个编程管脚也可能是限制性的)。

发明内容

整体而言，根据本发明的一个或多个实施方式的技术方案基于利用编程信号的时间变化来确定地址的思想。

具体而言，在方案中陈述了根据本发明的具体实施方式的技术方案的一个或多个方面，在改进方案中指示了相同的技术方案的有利的特征(以引用的方式将其措词逐字包括在这里)。

更具体而言，根据本发明的实施方式的技术方案的一方面提出了一种电子设备(例如从属电子设备)。该电子设备包括用于接收对应的编程信号的一组编程端子(例如一个或多个管脚)和用于根据该编程信号向该电子设备分配地址(例如包括固定部分和实际可编程的可变部分的7比特地址)的分配装置。在根据本发明的实施方式的技术方案中，该分配装置包括用于提供一组比较信号(例如接地信号、电源信号、数据信号和同步信号)的装置，该比较信号的至少一部分(例如该数据信号和该同步信号)在(例如由发送该地址的该固定部分所必要的时间所定义的)非零的比较间隔期间是可变的，以及用于根据该编程信号与该比较信号在该比较间隔期间的比较来确定该地址的比较装置(例如包括组合和顺序元件的逻辑网络)。

根据本发明的一个实施方式的技术方案的另一个方面提出了包括一个或多个该电子设备的复杂系统。

根据本发明的一个实施方式的技术方案的进一步的方面提出了对应的编程方法(具有在已作必要的修正后应用于该方法的电子设备的改进方案中所陈述的有利的特征)。

附图说明

通过参考应结合附图(其中用相同或相似的附图标记来表示对应的元件，并且为了说明简洁的目的不重复对它们的解释)来阅读的单纯作为非限制性的指示而给出的下文的详细描述，将最好地理解根据本发明的一个或多个实施方式的技术方案以及进一步的特征和其优点。对此，应清楚地理解附图无需按比例绘制(其中一些细节可以放大并且/或者简化)并且除非相反地指示否则它们仅用于概念性地说明所述结构和过程。具体地：

图1A示意性地显示了根据本发明的实施方式的电子系统；

图1B示意性地显示了根据本发明的实施方式的电子设备；

图2显示了根据本发明的实施方式的分配块的电路方案；

图3A-3D显示了根据本发明的实施方式的不同配置中的图2的分配块的重要信号的定性的时序图。

具体实施方式

具体参考图1A，其示意性地显示了根据本发明的实施方式的电子系统100。电子系统100包括多个电子设备；具体而言，电子系统100包括用作从属(即能够被寻址到以接收通信请求)的电子设备105(在该图中的实例中有四个)以及用作主机(即能够单独地寻址每个从属电子设备105以请求与其通信)的电子设备110(在该图中的实例中有一个)。虽然在图中为了简单的目的而由相似的功能块表示从属电子设备105，但是从属电子设备105可以在功能上彼此不同(例如它们可以是存储器、转换器、传感器等等)。

电子设备105、110中的每一个连接到实现双向总线I2C(电子设备105、110可以通过其来根据I2C通信协议交换操作信号)的相同的通信线。更具体而言，该总线包括数据线SDA(“串行数据”)和同步线SCL(“串行时钟”)，主机电子设备110与从属电子设备105之间在该数据线SDA之上以比特(其可以表示信息或地址)的形式交换数据信号，主机电子设备110在该同步线SCL之上向从属电子设备105发送时钟信号。在总线SDA、SCL之上的信号在时间上可以具有低逻辑值或0(例如由地线GND供应的地电压所定义)和高逻辑值或1(例如由电源线VDD所提供的电源电压VDD所定义，例如相对于低电压的VDD＝3.3V)。

电子系统100还包括两个上拉电阻器R_pull-up，每个上拉电阻器连接在对应的线SDA、SCL与线VDD之间。该上拉电阻器R_pull-up通常用于，当电子设备105、110之间不存在通信的情况下，将总线SDA、SCL保持在固定的逻辑电平，在具体情况中在高逻辑电平下。

电子设备105和电子设备110中的每一个包括两个参考管脚P_GND、P_VDD和两个功能管脚P_SDA、P_SCL。管脚P_GND和管脚P_VDD分别连接到线GND和线VDD；管脚P_SDA和管脚P_SCL分别连接到线SDA和线SCL。在根据本发明的实施方式的技术方案中，每个电子设备105包括单个编程管脚P_PROG，用于唯一地对其地址编程。如图中可见的，每个从属电子设备105的管脚P_PROG以固定的方式连接到线GND、VDD、SDA和SCL中的不同的一个；具体地，在示例性地示出的实施方式中，从属电子设备105的管脚P_PROG从左到右地分别连接到线GND、线VDD、线SDA和线SCL。

图1B示意性地显示了根据本发明的实施方式的电子设备。

更详细地参考图1B中示意性地显示的每个从属电子设备105，其包括连接到管脚P_SDA和管脚P_SCL的接口块115(用于接收来自线SDA的信号或信号SDA、以及来自线SCL的信号或信号SCL)并且能够执行与主机电子设备110的通信功能(例如信号SCL的临时信息的串行获取和/或发送)或执行处理功能(例如地址获取和识别)。

在根据本发明的一个实施方式的技术方案中，从属电子设备105还包括分配块120，分配块120接收应用于管脚P_PROG的编程信号或信号PROG、与可以应用于管脚P_PROG的不同的信号PROG相同的多个比较信号(即信号GND、VDD、SDA和SCL)以及一对初始化信号S1、S2，并且(根据信号PROG)向接口块115提供从属电子设备105的地址ADD——例如7比特地址。

从属电子设备105还包括(如图所示在接口块115的内部，或者在接口块115的外部)初始化块125，初始化块125接收信号SDA、SCL并且向分配块120提供信号S1、S2。

在根据本发明的一个实施方式的技术方案中(如下文所详述的)，根据在信号PROG与信号GND、VDD、SDA、SCL之间在时间上的比较来确定地址ADD。事实上，在该情况中，信号GND、VDD、SDA和SCL中的至少一部分是在时间上可变的(在所讨论的该情况中即信号SDA、SCL)；因此，在特定时间段之后，有可能识别信号PROG(例如，以用于确定其何时与信号GND、VDD、SDA和SCL中的一个相等)。换句话说，用于确定地址ADD所必要的信息至少部分地被在时间上进行编码(通过信号PROG)而不是被在空间上进行编码(通过编程信号的对应的数量)。

这样，有可能相应地降低编程管脚的数量；事实上，现在以比较信号的数量和编程管脚的数量的组合来定义地址的有可能的值的数量。具体而言，在提供对应数量的比较信号的条件下，有可能使得编程管脚的数量也完全独立于地址值的数量(对任意数量的地址值减少到仅有一个编程管脚)。因此，有可能对于相同的功能管脚降低管脚总数(因此降低从属电子设备的大小)或者对于从属电子设备的相同的尺寸增加功能管脚的总数(并且因此增加从属电子设备的功能)。

显然，地址的分配(或编程)操作不再是即时的(由于对应的信息至少部分地被分布在时间上)；但是，在实践中这不是问题，因为这样操作可能只要执行一次(例如在从属电子设备加电时)，所以对从属电子设备的正常操作无任何实际影响，或者(为了避免电功率浪费)在主机电子设备的每个寻址操作时执行该操作；在后一种情况中，地址分配发生在每个寻址操作的结尾。

此外，在上述具体的实施方式中，信号GND、VDD、SDA、SCL在从属电子设备105之中已经全部可用于其他目的，并且可以从对应的管脚P_GND、P_VDD、P_SDA、P_SCL直接得到它们；因此地址ADD的分配操作对从属电子设备105的结构具有很小的影响。

在上述的具体实例中，从属电子设备105需要单个管脚P_PROG来通过(根据应用于该管脚的信号)选择确定地址ADD的四个可能的值中的一个值(例如当编程信号PROG分别等于信号GND、VDD、SDA、SCL时，该地址的一部分在00、01、10和11之间变化)；对此，应当注意到在已知的技术方案中，为了获得相同数量的地址ADD的值，从属电子设备105将需要两个编程管脚(用于接收4个可能的配置00、01、10和11中的一个中的固定在逻辑电平0或逻辑电平1的编程信号)。这样，即使在存在从属电子设备105的高度小型化的情况下，编程管脚的数量对于功能管脚的总数具有较低百分比的影响；因此，这允许在不恶化从属电子设备的功能的前提下实现从属电子设备的大小的降低。

转到图2，其显示了根据本发明的实施方式的分配块120的电路方案。

分配块120包括双稳态元件(或锁存器)205₁，即能够存储二进制数据的存储器元件；锁存器205₁包括分别用于接收要存储的数据和用于复位锁存器205₁的信号的数据端子D和初始化端子RST₁以及用于提供所存储的数据的输出端子Q₁。在示例性的所述实施方式中，锁存器205₁是低电平有效，即当出现在端子D和端子RST₁的信号(或信号D和RST₁)两者都处于高逻辑电平时发生存储。此外，锁存器205₁被配置为使得如果信号D和信号RST₁分别处于高逻辑电平和低逻辑电平，则端子Q₁处的信号(信号Q₁)处于低逻辑电平，然而如果信号D和信号RST₁分别处于低逻辑电平和高逻辑电平，则信号Q₁处于高逻辑电平。要避免出现信号D和信号RST₁两者都处于低逻辑电平的情况，这是因为该情况必然涉及信号Q₁的不确定性。

分配块120还包括与锁存器205₁类似的三个锁存器205₂、205₃、205₄，并且其中，用类似的附图标记表示对应的初始化和输出端子(以及相应的信号)(但分别用下标2(即RST₂和Q₂)、下标3(即RST₃和Q₃)和下标4(即RST₄和Q₄)加以区分)；相反，如图所见，锁存器205₁、205₂、205₃、205₄的全部彼此连接的数据端子由相同的附图标记D表示。

分配块120还包括逻辑反相器210和另一个逻辑反相器220(例如两个都是COMS逻辑)；向逻辑反相器210输入信号S1并且逻辑反相器210输出对应的非信号S1，而向逻辑转换器215输入信号S2并且逻辑反相器220输出对应的非信号S2。

分配块120还包括具有两个输入端子和一个输出端子的AND逻辑门220；具体而言，向该AND逻辑门220输入信号S1以及在从属电子设备加电时断言(例如处于高逻辑电平)的信号S3，并且AND逻辑门220向锁存器205₁、205₂、205₃、205₄输出对应的信号D。

分配块120还包括4个EXNOR逻辑门225₁、225₂、225₃和225₄以及4个OR逻辑门230₁、230₂、230₃和230₄，该4个EXNOR逻辑门225₁、225₂、225₃和225₄中的每一个具有两个输入端子和一个输出端子，该4个OR逻辑门230₁、230₂、230₃和230₄中的每一个具有两个输入端子和一个输出端子。具体而言，EXNOR逻辑门225₁、225₂、225₃和225₄的一个输入端子分别连接到管脚P_GND(用于接收地电压GND)、连接到管脚P_VDD(用于接收电源电压VDD)、连接到管脚P_SDA(用于接收信号SDA)以及连接到管脚P_SCL(用于接收信号SCL)；EXNOR逻辑门225_i(其中i＝1-4)中的每一个的另一个输出端子连接到管脚P_PROG，而其输出端子输出对应的相等信号Se_i。相反，每个OR逻辑门的一个输入端子连接到对应的EXNOR逻辑门225_i(其中i＝1-4)的输出端子(用于接收信号Se_i)，而其另一个输入端子接收相同的信号S2。OR逻辑门230_i的输出端子提供对应的信号RST_i。

分配块120还包括具有4个输入线和7个输出线的解码器235；具体而言，解码器235的输入线分别接收信号Q₁、Q₂、Q₃、Q₄，而输出线提供从属电子设备的7比特地址ADD；具体而言，在所述实施方式中，该地址ADD包括5个固定比特(例如00010)和根据信号Q₁、Q₂、Q₃、Q₄所取得的值的两个可变比特(00、01、10和11)

图3A-图3D显示了根据本发明的实施方式的不同配置中的分配块120的重要信号的定性的时序图；具体而言，图3A-图3D显示了当编程端子分别连接到线GND、VDD、SDA、SCL时，在发送固定地址比特(在所讨论的实例中是00010)之前或期间由信号S1-S3、SDA、SCL、D、RST_i所具有的逻辑电平的定性的时序图。

可以将根据所述实施方式的分配块120的操作概述如下(参考图3A-图3D并结合图2)。

在从属电子设备关闭的情况下，由于上拉电阻器，信号SDA、SCL被断言(例如处于高逻辑电平)，而信号S1、S2和S3被解除断言(处于低逻辑电平)。

在从属电子设备加电时，在(取决于加电复位电路的)预定的时间段之后，信号S3被断言(并且保持在该状态中直到该电子设备关闭为止)。在该情况下，信号D被断言(由于AND门220接收在其输入端子处被断言的信号S1和S3这两者)，而由于OR门230_i接收在各自的输入端子处被断言的信号S2，所以信号RST_i全部被断言而不管信号Se_i如何。在该情况下，锁存器205_i处于存储状态，并且因此根据信号S3在该转换之前所具有的状态，每个信号Q_i保持被断言(事实上，在其中信号S3仍未被断言的所述固定时间间隔期间，锁存器205_i处于设置状态，其中各自的信号Q_i被断言)。因此，在从属电子设备加电时，信号Q_i全部被断言(初始设置阶段)。

在该情况中(并且只要主机电子设备未开始第一通信)，从属电子设备处于空闲状态，从而使得被输入信号Q_i的解码器235不输出任何地址。例如，可以以已知的方式向解码器235提供使能信号，在该图中为了简单起见未显示使能信号，该使能信号使得能够仅在恰当的预定时间从信号Q_i解码地址ADD；例如，在所示的实现中，可以使得能够在前五个(固定)地址比特的发送结束时进行解码，其中在该前五个(固定)地址比特的发送结束时，如下所解释的，分配块120已计算出信号Q₁、Q₂、Q₃、Q₄的值，通过这些值解码地址ADD。

当主机电子设备对信号SDA解除断言时由从属电子设备检测每个通信(在该通信期间发生每个从属电子设备的分配操作)的开始(根据I2C协议)；一旦这发生，信号S1就被断言，并且结果信号D被解除断言(其中信号RST_i继续被断言)。这样，锁存器205_i处于设置状态(其中信号Q_i全部被断言)，该设置状态标识分配块的初始化阶段。应当注意到，与初始设置阶段(其只在设备加电时被执行)不同，该初始化阶段在每个新通信开始时执行；这样，能够避免电干扰或电子噪声，而电干扰或电子噪声可能在从属电子设备的加电和通信开始之间影响该从属电子设备，该电干扰或电子噪声可能导致信号的伪切换并且因此导致该分配块的操作的改变。

该初始化阶段持续到信号S1被断言为止；然后，当信号SCL被解除断言时(其定时取决于I2C协议)，信号S1被解除断言并且保持处于该状态直到该通信结束为止。这样，锁存器205_i处于存储状态，并且因此信号Q_i保持被断言。

在信号SCL的下一个变换(指示将要发送地址)时，信号S2被断言(并且保持处于该状态直到该操作结束为止)；这定义了分配操作的开始。

事实上，在此时刻，OR逻辑门230_i将使得信号S2在它们的其中一个端子上被解除断言；因此，根据信号Se_i所具有的值(并且因此根据在管脚P_PROG处的编程信号)，信号RST_i(从各自的OR逻辑门230_i输出)将被断言或解除断言。

例如，在管脚P_PROG连接到线GND(对此，见图3A)的情况中，由于锁存器205₂被复位所以信号Q₂被解除断言；事实上，在该情况中，由于从EXNOR逻辑门225₂输出的信号Se₂被解除断言，所以信号RST₂被解除断言，而信号D保持被断言(因为没有发生信号S1、S3的切换)。此外，一旦信号SDA和信号SCL被断言，则信号Q₃和Q₄也被解除断言——对此，应当注意到，为了不产生地址不确定的情况，在分配操作期间应当至少断言一次信号SDA，并且因此该地址的固定部分应当包括至少一个处于高逻辑电平的比特(在所讨论的实例中，事实上，该地址的固定部分的值是00010)。相反，由于被输入处于相同的(低)逻辑电平的两个信号的EXNOR逻辑门225₁向OR逻辑门230₁提供被断言的信号Se₁的输入(这意味着信号RST₁保持被断言，从而保持锁存器205₁处于存储状态)，所以信号Q₁保持被断言。应当注意到，因为信号Se₃和信号Se₄的任何后续对应切换最多可能导致锁存器205₃、205₄从复位状态到存储状态的转变(反之亦然)，所以信号SDA、SCL的任何进一步的切换将不会影响锁存器205₃、205₄；换句话说，当信号Q₃、Q₄被解除断言时其被锁存，即在整个分配操作期间保持被解除断言。这样，在前五个地址比特的发送中，在所考虑的实例中，信号Q₁、Q₂、Q₃、Q₄具有配置1000。

在管脚P_PROG连接到线VDD(对此，见图3B)的情况中，由于锁存器205₁被复位，所以信号Q₁被解除断言。另外，由于锁存器205₁处于存储状态，所以信号Q₂保持处于高逻辑电平。此外，在线SDA、SCL首次切换到低逻辑电平时，信号Q₃和信号Q₄被解除断言(锁存器205₃、205₄处于复位状态)。如前所述，当信号Q₃和信号Q₄被解除断言时其被锁存。这样，在前五个地址比特的发送中，信号Q₁、Q₂、Q₃、Q₄具有配置0100。

在管脚P_PROG连接到线SDA(对此，见图3C)的情况中，在信号SDA切换到高逻辑电平时信号Q₁被解除断言(锁存器205₁复位)。相反，由于被输入处于相同的逻辑电平的两个信号的EXNOR逻辑门225₃向OR逻辑门230₃提供总被断言的信号(锁存器205₃总处于存储状态)，所以信号Q₃总被断言。此外，当输入到各自的EXNOR逻辑门225₂和EXNOR逻辑门225₄的信号不同时，信号Q₂和信号Q₄也被解除断言。这样，在前五个地址比特的发送中，信号Q₁、Q₂、Q₃、Q₄具有配置0010。

最后，在管脚P_PROG连接到线SCL(对此，见图3D)的情况中，由于被输入总处于相同的逻辑电平的两个信号的EXNOR逻辑门225₄向OR逻辑门230₄提供被断言的信号(锁存器205₄总处于存储状态)，所以信号Q₄总保持被断言。相反，一旦输入到各自的EXNOR逻辑门225₁、225₂和225₃的信号不同时，信号Q₁、Q₂和Q₃就被解除断言。这样，在前五个地址比特的发送中，信号Q₁、Q₂、Q₃、Q₄具有配置0001。

此时，当解码器235(向各自的接口块(未显示))提供来自信号Q₁、Q₂、Q₃、Q₄的对应的7比特地址时，分配操作结束。

所述技术方案是有利的，这是因为其确保了在每个通信开始时(以及包括在第一个固定比特与最后一个固定比特的发送之间的比较间隔中)的分配(即信号Q₁、Q₂、Q₃、Q₄的计算以及从这些信号Q₁、Q₂、Q₃、Q₄开始的地址ADD的解码)；这是通过对输入到锁存器的信号进行定时从而不具有重叠来执行的(只有在信号D被断言之后才获得锁存器的复位状态，因此避免了锁存器的不确定状态)。另外，该定时不是通过使用RC延迟电路(其典型地对工艺和/或温度变化敏感)来获得的，而是通过信号SDA、SCL的时间变化来获得。因此，所述技术方案在使用该技术方案的从属电子设备的数字设计流程中是完全可管理和可控制的。

自然，为了满足本地的和具体的要求，本领域技术人员可以对上述技术方案应用多种逻辑的和/或物理的修改和改变。更具体而言，虽然参考本发明的优选实施方式来在一定的细节程度上描述了本发明，但是应当理解，在形式和细节中的各种省略、替换和改变以及其他实施方式是可行的。具体而言，即使没有前述描述中为了提供对于本发明的更透彻的理解所阐述的具体细节(例如数值示例)也可以实施本发明的不同实施方式；反之，可能省略或简化了公知的特征，以免用不必要的细节使该说明书难以理解。此外，明确地希望结合本发明的任何公开实施方式所描述的具体元件和/或方法步骤可以作为通用的设计选择合并到任意其他实施方式中。

例如，如果电子设备具有不同的结构或者包括等效的组件或者具有其他操作特征，则相似的考虑适用。在任意情况中，可以将电子设备的任意组件分解成多个元件，或者可以将两个或更多个组件组合成单个元件；另外，可以复制每个组件以支持对应的操作的并行执行。应当注意到，不同组件之间的任意的交互一般无需是连续的(除非相反指示)，并且该交互可以直接进行或通过一个或多个媒介间接进行。例如，电子设备可以包括更多个分配块，每个分配块能够以并行的或者串行的方式提供例如地址的对应的部分(通过利用主机电子设备所提供的时钟信号或者通过提供辅助同步元件来获得的在该分配块之间的同步)。此外，虽然在本文的描述中明确地参考从属电子设备，但是不应当以限制性方式对其进行理解；事实上，根据所使用的通信协议，从属电子设备也可以具有主机功能。

虽然在本说明书中参考了二进制编码(即其仅提供两个逻辑电平)，但是同样的描述适用于按照不同的基准的信息的编码；例如，可以使用三进制或四进制信号，并且在该情况中，除了上述元件之外或替代上述元件，可以提供能够在不同的逻辑电平之间进行区分的功能元件。

并且，对于本发明而言，编程管脚(或任意其他等效的端子)的数量是非限制性的，并且例如可以根据所使用比较信号的数量和类型来进行选择。在任意情况中，还可以提供多个编程端子的使用，例如在希望实现非常大量的地址的情况中。

比较信号不一定包括来自总线的操作信号；例如，可以在每个电子设备之中生成比较信号的至少一部分(例如通过将可用信号取非或者从时钟信号生成比较信号)。

对此，应当注意到，根据本发明的电子设备能够使用的通信协议也可以不是I2C类型的；例如，可以提供UART(“通用异步接收器/发射器”)协议、SPI(“串行外围接口”)或1线协议的使用。

一般而言，为了实现该分配块的所述操作而描述的顺序的和组合的网络也可以以不同方式实现；例如，实现用于生成相等信号的比较装置的EXNOR门可以被功能与之等效的元件(例如比较器、具有滞后的比较器等等)代替。类似的考虑还适用于实现用于锁存相等信号的解除断言的锁存装置的锁存器(其可以由触发器或存储器单元来代替)、适用于解码器(其可以由例如PLA(“可编程门阵列”)网络来代替)、并且适用于OR门。

另外，应当注意到，一般而言，可以将分配块实现在非逻辑中(例如通过使用EXOR门、NOR门和低电平有效的锁存器)。此外，该分配块还可以包括附加的组件以满足具体的设计需求；例如，由于在电子设备的实现阶段中，电源线、地线以及总线可以彼此耦合从而在由它们携带的信号上产生噪声(例如电压伪脉冲或毛刺)，所以可以提供能够消除或至少降低该噪声的滤波元件的使用，从而不影响分配块的正确操作。有利的是，该滤波元件可以放置在EXNOR门的输出端子与OR门的输入端子之间(即用于对相等信号进行滤波)。

从锁存器输出的信号的初始化不限于前文所指示的值(信号全部被断言)；例如在分配块实现在非逻辑中的情况下，该信号可能全部被解除断言。无论如何，根据具体的设计需求，其他中间配置也是有可能的。

此外，如果电子系统具有不同的结构或者包括等效的组件(无论是独立的还是彼此整体或部分组合的)，则类似的考虑也适用；例如，如果所实现的通信协议允许，则电子系统可以包括若干主机电子设备。

此外，根据本发明的实施方式的技术方案适合于通过等效的方法来实现(通过使用类似的步骤、去除一些非本质的步骤，或者增加进一步的可选步骤)；此外，可以(至少部分地)按照不同的次序、同时地或者以交错的方式来执行该步骤。

应当很容易理解，所提出的结构可以是集成电路的设计的一部分。该设计还可以用编程语言来创建；此外，如果设计者不制造该电子设备或掩模，则可以通过物理手段向其他设计者传送该设计。在任意情况中，集成电路制造商可以以原始晶片的形式(作为裸片)或者在封装中分布所得的集成电路。此外，可以将所提出的结构与其他电路集成在相同的芯片中，或者可以将其装配到中间产品(如母板)中并且与一个或多个其他芯片(如处理器)耦合。在任意情况中，该集成电路适用于在复杂系统中使用。

Claims

1.一种电子设备(105)，包括用于接收对应的编程信号的一组编程端子(P_PROG)、以及用于根据所述编程信号向所述电子设备分配地址(ADD)的分配装置(120)，其特征在于：

所述分配装置(120)包括：用于提供一组比较信号(GND、VDD、SDA、SCL)的装置，所述比较信号中的至少一部分在非零的比较间隔期间是可变的；以及比较装置(225_i、230_i)，用于根据在所述比较间隔期间所述编程信号与所述比较信号之间的比较来确定所述地址。

2.根据权利要求1所述的电子设备(105)，其中所述编程端子(P_PROG)是用于接收P个编程信号的P个编程端子，其中所述编程信号和所述比较信号能够具有B个预定义的值，并且其中所述地址(ADD)能够具有N个预定义的值中的一个值，其中N＞B^P。

3.根据权利要求2所述的电子设备(105)，其中所述一组编程端子(P_PROG)是单个编程端子。

4.根据权利要求1到3中任一项所述的电子设备(105)，还包括用于接收对应的操作信号(SDA、SCL)的一组操作端子(P_SDA、P_SCL)以及用于接收对应的参考电压(GND、VDD)的一组参考端子(P_GND、P_VDD)，所述比较信号包括所述操作信号(SDA、SCL)中的至少一个和/或所述参考电压(GND、VDD)中的至少一个。

5.根据权利要求4所述的电子设备(105)，其中所述操作信号(SDA、SCL)包括根据I2C通信协议的数据信号(SDA)和同步信号(SCL)，所述比较信号包括数据信号(SDA)和同步信号(SCL)。

6.根据权利要求4所述的电子设备(105)，其中所述比较信号是多个比较信号，所述比较装置(205_i、210、215、220、225_i、230_i、235)包括用于在整个比较间隔期间检测与所述编程信号相等的比较信号的装置(225_i)，以及用于根据所检测的比较信号来分配所述地址的装置(205_i、230_i、235)。

7.根据权利要求6所述的电子设备(105)，其中所述比较装置(205_i、210、215、220、225_i、230_i、235)包括：

用于每个编程信号的组合装置(225_i)，用于生成对应的相等信号(Se_i)，当所述编程信号与所述比较信号不同时所述相等信号(Se_i)被解除断言并且当所述编程信号与所述比较信号相等时所述相等信号(Se_i)被断言，

用于每个编程信号的顺序装置(205_i)，用于接收所述对应的相等信号并且提供对应的地址信号(Q_i)，所述顺序装置响应于所述相等信号(Se_i)被解除断言，将初步被断言的所述地址信号解除断言并且锁存，以及

用于根据在所述比较间隔的结尾仍然保持被断言的锁存的地址信号(Q_i)来确定所述地址(ADD)的装置(235)。

8.根据权利要求7所述的电子设备(105)，其中所述比较装置(205_i、210、215、220、225_i、230_i、235)还包括：用于响应于所述操作信号中的预定义的改变来初步地断言每个地址信号的初始化装置(210、215、220)。

9.一种电子系统(100)包括通信总线(SDA、SCL)、与所述通信总线(SDA、SCL)连接的多个根据前述任一个权利要求所述的电子设备(105)、以及适用于通过所述通信总线根据对应的地址(ADD)来寻址所述电子设备(105)中的每一个的至少一个控制设备(110)。

10.一种用于对电子设备(105)编程的方法，所述方法包括：

通过对应的编程端子(P_PROG)向所述电子设备提供一组编程信号，并且

根据所述编程信号向所述电子设备分配地址(ADD)，

其特征在于，分配地址(ADD)的步骤包括：

提供一组比较信号(GND、VDD、SDA、SCL)，所述比较信号中的至少一部分在非零的比较间隔期间是可变的，并且

根据在所述比较间隔期间所述编程信号与所述比较信号之间的比较来确定所述地址(ADD)。