CN101617301A - 集成电路和电子器件 - Google Patents

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CN101617301A CN200880005410A CN200880005410A CN101617301A CN 101617301 A CN101617301 A CN 101617301A CN 200880005410 A CN200880005410 A CN 200880005410A CN 200880005410 A CN200880005410 A CN 200880005410A CN 101617301 A CN101617301 A CN 101617301A
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Abstract

公开了一种用于在数据通信总线(220)(例如I2C总线)上进行通信的IC(100)，该总线包括第一导线对，第一导线对包括数据信号导线(SDA)和同步信号导线(SCL)。该IC包括一组用于定义该集成电路(100)的总线地址的地址引脚(106a－c)，每个地址引脚被布置成耦接至一组导线中的一根导线，该组导线包括第一导线对和第二导线对，第二导线对包括用于承载固定高电势(Vdd)的导线和用于承载固定低电势(GND)的导线。该IC(100)还包括分别用于耦接至数据信号导线(SDA)和同步信号导线(SCL)的第一其他引脚和第二其他引脚(102，104)并包括总线地址解码器(110)，总线地址解码器(110)针对每个地址引脚包括用于区分第一导线对和第二导线对的第一装置(118)以及用于区分属于同一导线对的导线的第二装置(112，116)。本发明的IC(100)提供了能够在增强寻址方案中对地址进行解码的地址解码器(110)的面积效率的实现。另外，公开了一种包括数据通信总线(220)以及耦接至该数据通信总线(220)的IC(100)的电子器件(200)。

Description

集成电路和电子器件
技术领域
本发明涉及一种用于在一种数据通信总线上进行通信的集成电路，该数据通信总线包括第一导线对，第一导线对包括数据信号导线和同步信号导线，该集成电路包括一组地址引脚、第一其他引脚和第二其他引脚以及总线地址解码器，这组地址引脚用于定义该集成电路的总线地址，每个地址引脚被布置成耦接至一组导线中的一根导线，该组导线包括第一导线对和第二导线对，第二导线对包括用于承载固定的高电势的导线和承载固定的低电势的导线；第一其他引脚和第二其他引脚分别耦接至所述数据信号导线和所述同步信号导线。
本发明还涉及一种包括耦接至这种集成电路的数据通信总线的电子器件。
背景技术
包含多个集成电路(IC)的电子器件通常包括数据通信总线，以促进IC之间的数据通信，其中，每个IC均具有与数据通信总线相关的固定地址，以允许与适当的IC进行数据通信。为了实现这个目的，适于连接至这种数据总线的IC通常具有多个绑定到固定逻辑值的地址引脚，使得这些地址引脚表示IC的总线地址。
这种系统的一个例子是I2C总线，这是一种由飞利浦开发的促进IC间通信的数据通信总线。根据I2C标准，每个耦接至这种总线的器件可以具有由多个绑定到固定信号的地址引脚定义的地址。例如，在三个地址引脚的情况下，采用原始的I2C寻址方案，可以对总共23＝8个器件进行寻址。
不希望具有大量的地址引脚，这是因为这样会减少与外部器件建立必要的通信所能利用的引脚的数量。不过，少量的引脚(例如三个引脚)将通过总线可以寻址的器件的数量限制为最大为八个，这可能是不够的。出于这个原因，已经开发出了适用于I2C标准内的增强寻址方案。在这种方案中，IC的地址引脚可以耦接至I2C总线的数据信号线(SDA)、I2C总线的时钟信号线(SCL)、电源(Vdd)线或接地(GND)线。地址引脚到这四个导线中的一个的连接可以被视为取四个可能的状态之一的地址引脚，从而使得在采用三个地址引脚时可以寻址到连接至总线的总共为43＝64个器件。
不过，不能直接检测每个地址引脚连接到了哪个导线并从而确定IC的总线地址。出于这个原因，采用这种增强寻址方案的IC的总线地址解码器通常包括大量的逻辑来确定IC的地址引脚的各自状态，这对总线地址解码器的面积开销有不利的影响。在PCT专利申请WO 2006/117753中可以找到采用这种增强寻址方案并具有相对加大的地址解码器的IC的例子。
发明内容
本发明寻求提供一种根据开篇段落的具有相对紧凑的总线地址解码器的IC。
本发明还寻求提供一种包含根据本发明的IC的电子器件。
根据本发明的第一个方面，提供了一种根据开篇段落的IC，其中，对于每个地址引脚，总线地址解码器均包括用于区分第一导线对和第二导线对的第一装置；以及用于区分属于同一导线对中的导线的第二装置。
本发明基于以下认识：通过将地址引脚可以连接到的导线处理为展现出不同的时变信号行为的第一导线对以及处理为展现出不同的时不变信号行为的第二导线对，可以很容易地在这些导线对之间以及在一个导线对中的导线之间进行区分。这使得地址解码器的解码逻辑的面积效率的实现成为可能。
在优选实施例中，每个第一装置和第二装置均包括顺序元件，该顺序元件具有耦接至固定逻辑值的数据端子以及耦接至其相关地址引脚的控制端子，所述固定逻辑值是该顺序元件在最初状态所取的逻辑值的补充；每个第一装置的顺序元件是边沿触发顺序元件，每个第二装置的顺序元件的控制端子通过逻辑门耦接至其相关地址引脚，该逻辑门具有耦接至相关地址引脚的第一输入端子和被布置为耦接至来自第一导线对中的导线的第二输入端子，逻辑门的第一输入端子和第二输入端子中的一个端子是反相输入端。
在每个第一装置中采用诸如边沿触发触发器之类的边沿触发顺序元件使得可以立即区分时变信号和时不变信号，并从而区分第一导线对和第二导线对，而采用具有一个反相输入端的与门或NOR门之类的逻辑门使得可以区分属于同一导线对的导线。该反相门确保了如果逻辑门的输入端被连接至相同的两根导线，该逻辑门将不会提供逻辑高输出，而如果该逻辑门被连接至不同的导线，假定两个导线可以达到产生逻辑高所需的电势，则在数据通信总线上在地址周期中的某个阶段可以产生逻辑高，在下文会对这种情况进行详细说明。在顺序元件中捕捉逻辑门的输出，该顺序元件也可以是边沿触发顺序元件，虽然这不是必须的。因此，每个总线地址引脚只需要三个逻辑元件来确定IC的总线地址，从而提供了地址解码器的面积效率的实现。
总线地址解码器还可以耦接至第一其他引脚，以及被布置成通过第一其他引脚来接收地址位模式并对接收到的地址位模式和解码的总线地址进行比较。这可以以多种方式来实现。总线地址解码器可以被布置成对在总线上的地址周期内在第一其他引脚上接收到的位模式与存储在各个第一装置和第二装置的顺序元件中的位模式进行比较。
可替换地，总线地址解码器可以包括存储在可编程逻辑器件中的查找表，该查找表包括多种地址位模式以及来自导线组的三根导线的多种对应组合，总线地址解码器被布置成确定接收到的地址位模式在查找表中的位置，并对查找表中的相应导线组合与从引脚组中导出的导线组合进行比较。这具有的优点是：通过对可编程逻辑器件进行再次编程可以改变IC的地址。
优选地，边沿触发顺序元件的耦接至逻辑门的每个控制输入端通过信号窄带滤波器耦接至所述逻辑门，以便滤除由逻辑门的一个输入信号中的偏移或峰值所引起的逻辑门的输出信号中的峰值。
另外还优选的是，每个顺序元件包括响应于复位信号的复位端子，该复位信号表示数据通信总线上的数据通信的开始或结束，每个边沿触发顺序元件被布置成响应于复位信号而取初始的状态逻辑值。在数据通信之前或之后对顺序元件进行复位的选择确保了这些元件在数据通信总线上的地址周期的开始具有定义明确的状态。
根据本发明的另一个方面，提供了一种数据通信总线，这种数据通信总线包括第一导线对、第二导线对和根据本发明的集成电路，第一导线对包括数据信号导线和同步信号导线，第二导线对包括用于承载固定高电势的第一导线和用于承载固定低电势的另一导线，该集成电路具有耦接至数据信号导线的第一其他引脚、耦接至同步信号导线的第二其他引脚，并且这组引脚中的每个引脚耦接至第一导线对或第二导线对中的导线。
附图说明
参照附图，通过非限制性实施例对本发明进行详细说明，其中：
图1示出了根据本发明实施例的包括地址解码器的IC；以及
图2示出了本发明的电子器件的实施例。
具体实施方式
应当理解的是，这些图仅是示意性的，并没有按照比例绘制。还应当理解的是，在这些附图和它们的详细说明中，采用相同的附图标记来标示相同或相似的部件。
图1示出了根据本发明的IC 100的优选实施例。IC 100具有一个地址引脚106a-c的组106，这组地址引脚用于采用诸如在PCT专利申请WO 2006/117753中公开的增强寻址方案之类的四态逻辑编码方案来限定该IC 100的总线地址。该IC 100包括可以连接到数据通信总线的数据信号导线的第一其他引脚102以及可以连接到数据通信总线的同步信号导线(例如，时钟信号导线)的第二其他引脚104。
该IC 100还包括耦接至第一其他引脚102、第二其他引脚104和地址引脚106a-c的组106的总线地址解码器110。该总线地址解码器110通常被布置来在数据通信总线的地址周期中通过第一其他引脚102接收地址。这种地址周期通常包括在通过第二其他引脚104提供的同步信号(例如时钟信号)的控制下所进行的多个地址位的顺序传输。该总线地址解码器110被布置来对接收到的地址和该IC 100的地址进行比较，并且在地址周期中接收到的地址与该IC 100的地址相匹配的情况下，例如通过启用开关140来促进数据通信总线和该IC 100的内部(例如数据处理单元150)之间的通信。
总线地址解码器110被布置来以下列方式确定该IC 100的总线地址。对于地址引脚106a-c中的每一个引脚而言，总线地址解码器110包括第一解码逻辑，第一解码逻辑用于确定地址引脚(例如地址引脚106a)是连接到承载诸如逻辑高值或逻辑低值之类的固定电势值的导线还是连接到承载诸如时钟信号或数据信号之类的时变信号的导线。通过具有耦接至其相关地址引脚的控制端子的边沿触发顺序元件118可以实现这种解码逻辑。边沿触发顺序元件是在检测到它的控制端子上的两个互补的逻辑状态之间的转换(即从逻辑高到逻辑低的转换或逻辑低到逻辑高的转换)时捕捉其数据端子D上的数据的元件。诸如边沿触发器之类的边沿触发元件通常用于工作在数字电路的基本时钟频率的两倍频率下的该数字电路中，这是由于每个时钟频率周期包括两个均对边沿触发顺序元件进行触发的边沿(上升沿和下降沿)。
应当理解的是，对于能够检测到耦接至数据通信总线的数据信号导线的地址引脚106上的转换的第一解码逻辑而言，地址引脚106耦接至的该导线必须在数据通信总线的地址通信周期内显示出至少一个信号转换。出于这个原因，禁止采用全“1”和全“0”的地址，来保证在数据通信总线的地址周期内在数据通信数据总线的数据信号导线上(例如在I2C总线的SDA线上)出现数据转换。
边沿触发顺序元件118被布置成复位至预定的逻辑值(例如逻辑“0”)，它们各自的数据端子D耦接至互补的固定逻辑值源130(例如，提供逻辑“1”的上拉晶体管)。在图1中，仅仅作为非限制性示例，所有的边沿触发顺序元件118共享了共用的固定逻辑值源130；每个边沿触发顺序元件118均耦接至分离的固定逻辑值源130同样是可行的，其中，每个分离的固定逻辑值源130提供相关的边沿顺序元件118的复位逻辑值的逻辑补。因此，保持它的最初的逻辑值的补充的边沿触发顺序元件118表示检测到该边沿触发顺序元件118的控制端子上的边沿，从而表示该控制端子连接到承载了时变信号的导线。
对于每一个地址引脚106a-c，总线地址解码器110还包括另一个解码逻辑，另一个解码逻辑用于确定地址引脚(例如地址引脚106a)连接到哪一个时变信号承载导线或哪一个时不变(固定值)信号承载导线。以下列方式可以实现这种解码逻辑。为每一个地址引脚提供了具有耦接至相关地址引脚和耦接至第一其他引脚102或第二其他引脚104中的一个的逻辑门112。换句话说，逻辑门112被布置为至少在总线的地址周期内耦接至这对总线导线中的一个，即承载时变信号的导线。在本发明的语境中，时变信号是在第一时间间隔内取逻辑高状态而在另一个时间间隔内取逻辑低状态的信号。
很显然，按上文所述方式连接的适当的逻辑门112可以很容易地区分承载表示互补的固定逻辑值(例如供电电压Vdd和地)的信号的导线对。例如，在逻辑门112是与门的情况下，在逻辑门112的相关地址引脚(例如地址引脚106a)连接至地时，其输出绝不会达到逻辑高，而在它的相关地址引脚连接至Vdd并在它的其他输入端上检测到逻辑高时，其输出将达到逻辑高。类似地，在逻辑门112是NOT门的情况下，在它的相关引脚(例如地址引脚106a)连接至Vdd时，逻辑门112的输出绝不会达到逻辑高，而在它的相关引脚连接至地并在它的其他输入端上检测到逻辑低时，它将达到逻辑高。
每个逻辑门112的输出耦接至各个顺序元件116，顺序元件116用于对在逻辑门116的输出端上的逻辑高的检测进行捕捉。为了这个目的，顺序元件116被布置成复位至预定的逻辑值(例如逻辑“0”)，它们各自的数据端子D耦接至互补的固定逻辑值源130(例如，提供逻辑“1”的上拉晶体管)。对于顺序元件116，针对边沿触发顺序元件118已经讨论过的在这些数据端子上提供逻辑值的可替换布置也是可行的。应当理解的是，顺序元件116可以是边沿触发顺序元件，尽管这不是必需的。
为了使逻辑门适于区分数据通信总线的两个导线，即区分承载时变信号的两个导线，逻辑门112的输入端中的一个应当是反相输入端。这样的话，如果逻辑门112(例如与门或NOR门)的两个输入端均被连接至同一导线，则通过定义在它的输入端上的各个逻辑值将是互补的，这意味着对于这种布置，逻辑门112永远不会产生逻辑高。
为了避免逻辑门112的假的逻辑高输出，可以在逻辑门112和顺序元件116之间提供信号窄带滤波器114，这种假的逻辑高可能是由提供给逻辑门112的各个输入端的两个信号中的一个信号与另一个信号相比发生延迟而引起的。窄带滤波器114通常抑制信号线上的在预定时间周期内放置在信号线上的逻辑高。这个预定周期通常仅在时钟控制系统的情况下是单个时钟周期的一部分，以确保只滤除不希望的逻辑高(例如信号峰值)。
总线地址解码器110通常被用来在IC 100连接到的数据通信总线的地址通信周期内对IC 100的总线地址进行解码。例如，在采用增强寻址的I2C总线的情况下，总线地址解码器110将接收六位序列，该六位序列表示由耦接至数据通信总线的另一个器件所指定的目标地址。指出了六位的数量对于具有三个地址引脚的IC而言是合适的，而且在IC具有不同数量的地址引脚时，可以采用其他数量的位。在接收这六位之后，总线地址解码器110会评估顺序元件116和边沿触发顺序元件118的内容，来确定各自相关的地址引脚106a-c耦接到了哪个导线。
表I给出了在与门被用作逻辑门112的情况下，在完成数据通信总线上的地址周期之后顺序元件对116和118的状态，其中，逻辑门112的没有耦接至地址引脚的输入端被耦接至数据通信总线的时钟信号导线SCL。所有的顺序元件116、118被配置成初始化或复位至逻辑“0”，而它们的数据端子D绑定至逻辑“1”。
表I
  引脚106连接   顺序元件116   顺序元件118
  VDD   1   0
  Ground   0   0
  SCL   0   1
  SDA   1   1
表II给出了与表I中的配置相同的顺序元件对116、118的状态，除了逻辑门112的没有连接至地址引脚的输入端耦接至数据通信总线的数据信号导线SDA。对于本领域技术人员来讲，在逻辑门112是NOR门的情况下的对应的真值表是显而易见的。
表II
  引脚106连接   顺序元件116   顺序元件118
  VDD   1   0
  Ground   0   0
  SCL   1   1
  SDA   0   1
从表I和表II的真值表中可以明显地看到，存储在顺序元件116中的值提供了单个导线对中的导线之间的差别，即，承载时不变信号(Vdd、ground)的导电对和承载时变信号(SCL、SDA)的导线对之间的差别，而存储在顺序元件118中的值提供了导线对之间的差别。
总线地址解码器通常包括比较逻辑120，比较逻辑120对导出的IC 100的总线地址与从数据通信总线接收的指定地址进行比较。这可通过直接比较来实现。例如，在引脚106a连接至Vdd，引脚106b和106c均连接至数据信号导线SDA，每个逻辑门112均是与门，这些与门的输入端中没有连接至地址引脚106a-c之一的输入端连接到同步信号导线SCL，在这种布置中，存储在各个顺序元件116和118中的位模式应当是101111。这种位模式可以直接与通过第一其他数据引脚102接收到的位模式进行比较。
可替换地，总线地址解码器110可以采用非直接比较技术，在这种情况下，总线地址解码器110可以包括查找表122，其中，对照其他的位模式映射了从顺序元件116和118中导出的可能位模式中的每一个。在这种布置中，比较逻辑120被用于找到与通过第一其他引脚102接收到的指定地址的位模式相匹配的位模式，并对它的对应的可能位模式与存储在顺序元件116和118中的真实位模式进行比较。有利地，在诸如可编程逻辑阵列之类的可编程器件或存储器中存储该查找表，这是因为这允许IC地址在包含这种IC 100的电子器件的使用期中改变。应当理解的是，比较逻辑120的实现对于本发明而言不是至关重要的，可替换的比较布置同样也是可行的。
IC 100可以被配置为通过对顺序元件116和118的复位端子R提供复位信号，在数据通信总线的数据通信周期的开始或结束时复位顺序元件116和118。只是出于清楚表述的原因，省略了有助于向顺序元件116和118的复位端子R提供这种复位信号的信号线。可替换地，顺序元件116和118的复位端子R可以响应于来自IC 100外部的控制器的复位信号。接收复位信号会触发每个顺序元件118取它的初始逻辑状态。
在此，重申一下，作为非限定性示例，图1中所示的IC 100具有三个地址引脚106a-c。取决于想要的数据通信总线的需要或规范，IC 100可以具有更多或更少的地址引脚。另外，尽管特别适用于采用了增强寻址的I2C总线系统，本发明的应用并不局限于这种特定的总线系统。
图2示出了包括耦接至数据通信总线220(例如采用了增强寻址方案的I2C总线)的第一IC 100a和第二IC 100b的电子器件200。很明显，更多的器件可以耦接至数据通信总线220。至少IC 100a和100b中的一个是根据本发明的IC，例如图1所示的IC 100。作为非限定性示例，IC 100a具有分别被耦接至VDD、SCL和GND(地)的地址引脚106，IC 100b具有分别被耦接至SDA、VDD和SCL的地址引脚106。如果根据表I中所示的真值表连接IC 100a和100b，则IC 100a将对应于总线地址100100，而IC 100b将对应于总线地址111001。电子器件200从本发明的IC 100的紧凑的总线地址解码器中受益，这是因为本发明的IC 100的地址解码器110中的少量部件意味着电子器件200的总面积和功耗相对于现有技术器件得到减小。
应当注意的是，上述实施例是对本发明的说明而不是对本发明的限制，在不脱离所附权利要求的范围的情况下，本领域技术人员可以设计出很多可替换实施例。在权利要求中，放置在括号中的附图标记不应当被解释为对权利要求的限制。所用词“包括”并不排除没有在权利要求中列出的那些元件或步骤的出现。在元件前的所用词“一个”或“一种”并不排除多个这种元件的出现。通过包括几种不同元件的硬件可以实现本发明。在列举了几种装置的器件权利要求中，可以通过一个相同的硬件项目实现这些装置中的几个。在互相不同的从属权利要求中引用的某些措施的简单事实并不表示不能组合这些措施来获得优势。

Claims (10)

1.一种用于在数据通信总线(220)上进行通信的集成电路(100)，该数据通信总线(220)包括第一导线对，第一导线对包括数据信号导线(SDA)和同步信号导线(SCL)，所述集成电路包括：
地址引脚(106a-c)的组(106)，其用于定义所述集成电路(100)的总线地址，每个地址引脚均被布置成耦接至一个导线组中的一根导线，所述导线组包括第一导线对和第二导线对，第二导线对包括用于承载固定高电势(Vdd)的导线和用于承载固定低电势(GND)的导线；
第一其他引脚和第二其他引脚(102，104)，分别耦接至所述数据信号导线(SDA)和所述同步信号导线(SCL)；以及
总线地址解码器(110)，对于每个地址引脚，所述总线地址解码器(110)包括：
第一装置(118)，其用于区分第一导线对和第二导线对；
第二装置(112，116)，其用于区分属于同一导线对中的导线。
2.根据权利要求1所述的集成电路(100)，其中，每个第一装置和每个第二装置均包括顺序元件(116；118)，所述顺序元件具有耦接至固定逻辑值的数据端子(D)和耦接至相关地址引脚(106a，106b，106c)的控制端子，所述固定逻辑值是所述顺序元件(116；118)在初始状态所取的逻辑值的补充；
每个第一装置的所述顺序元件(118)是边沿触发顺序元件，以及
每个第二装置的所述顺序元件(116)的控制端子通过逻辑门(112)耦接至相关地址引脚(106a，106b，106c)，所述逻辑门(112)具有第一输入端和第二输入端，第一输入端耦接至相关地址引脚，第二输入端被布置成耦接至第一导线对中的导线，所述逻辑门(112)的第一输入端和第二输入端中的一个是反相输入端。
3.根据权利要求1或2所述的集成电路(100)，其中，所述总线地址解码器(110)还被耦接至第一其他引脚(102)，以及被布置成通过第一其他引脚(102)接收地址位模式并对接收到的地址位模式与解码的总线地址进行比较。
4.根据权利要求3所述的集成电路(100)，其中，所述地址解码器包括存储在可编程逻辑器件中的查找表(122)，所述查找表包括第一列中的多个地址位模式以及第二列中的来自所述导线组中的三根导线的多种相应导线组合，所述总线地址解码器(110)被布置成确定接收到的地址位模式在所述查找表中的位置，并对所述查找表中的相应导线组合与从地址引脚组(106)中导出的导线组合进行比较。
5.根据权利要求2所述的集成电路(100)，其中，第二装置的所述边沿触发顺序元件(118)的控制输入端通过信号窄带滤波器(114)耦接至所述逻辑门(112)。
6.根据权利要求2所述的集成电路(100)，其中，每个顺序元件(116；118)均包括响应于复位信号的复位端子(R)，所述复位信号表示所述数据通信总线(220)上的数据通信的开始或结束，每个顺序元件(116；118)被布置成响应于所述复位信号而取初始状态逻辑值。
7.根据权利要求2所述的集成电路(100)，其中，各个逻辑门(112)是与门。
8.根据权利要求2所述的集成电路(100)，其中，各个逻辑门(112)是NOR门。
9.一种电子器件(200)，其包括：
数据通信总线(220)，所述数据通信总线包括第一导线对，第一导线对包括数据信号导线(SDA)和同步信号导线(SCL)；
第二导线对，所述第二导线对包括用于承载固定高电势(Vdd)的第一导线和用于承载固定低电势(GND)的另一导线；以及
在权利要求1-8中的任何一项权利要求中所述的集成电路(100a，100b)，所述集成电路具有：
第一其他引脚(102)，其被耦接至所述数据信号导线(SDA)；
第二其他引脚(104)，其被耦接至所述同步信号导线(SCL)；以及
地址引脚组(106)中的每个地址引脚(106a-c)，均被耦接至第一导线对或第二导线对中的一根导线。
10.根据权利要求9所述的电子器件(200)，其中，所述数据通信总线(220)是I2C总线。
CN2008800054108A 2007-02-19 2008-02-13 集成电路和电子器件 Active CN101617301B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
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